流水线实验报告1理解计算机指令的协调工作原理初步掌握设计和

实验三：5段流水CPU设计517030910316I/OVerilog在quartusⅡ中实现基本的具有20MIPS指令的5段流水CPU采用I/O统一编址方式，即将输入输出的I/O地址空间，作为数据存取空间的一部分，实现CPU与外部设备的输入输出端口设计。实验中可采用高端地址。利用设计的I/O端口，通过lw指令，输入DE2实验板上的按键等输入设备信息。即将外部设备状态，读到CPU内部寄存器。利用设计的I/O端口，通过sw指令，输出对DE2实验板上的LED灯等输出设备的控制信号（或数据信息。即将对外部设备的控制数据，从CPU内部的寄存器，写入到外部设备的相应控制寄存器（或可直接连接至外部设备的控制输入信号。利用自己编写的程序代码，在自己设计的CPU上，实现对板载输入开关或按键的状态输入，并将判别或处理结果，利用板载LED灯或7段LED数码管显示出来。例如，将一路4bit二进制输入与另一路4bit二进制输入相加，利用两组分别2个LED数码管以10进制形式显示“被加数”和“加数”，另外一组LED数码管以10进制形式显示“和”等。（具体任务形式不做严格规定，同学可自由创意。在实现MIPS基本20（MIPS和Y86）实验前仔细阅读DE1-SOCUserManual及相关用户应用，学习并掌握其板载根据课程所讲5段流水CPUDE1-SOCverilog1、IF取指令模块rom_clock，我2、ID指令译码模块forwardsign-extension决数据和控制的forwardA&B，以及控制停顿的wpcir，其余均与单周期流水线一为了处理数据，1、ALU的操作输入，需要前面一条指令的执行结果，当前其保存在EX/MEM流水线寄存器中；2.ALU的操作输入，需要前面第二条指令的执行结果，当号，使得IR与IF/ID寄存器停顿，同时将产生的所有控制信号置为0，保证当前的而控制则是Mips指令集中jr，beq，bne，j，jal指令会引起pc的转移或跳转，此时需要引入一个周期的延迟，通过使IR流水线寄存器保持不变即可。其代码如下：3、EXE4、MEM其中包含对数据同步RAM的读写.mem_cl输入给该同步RAM的mem_clock信号，模块内定义为ram_clk,MEM，dmem大体上和单周期一致，使用控制信号wmem，主要代5、WB器堆的内容是来自ALU的输出还是数据器的输出6、 流水线寄存IFIDPC+4IDwpcir=0resetn=07、 流水线寄存给MEM阶段，代码如下：9、MEM/WB出以及CU产生的控制信号在时钟周期的影响下传递给WB阶段。10、sevenseg ，需要将3个4位2进制转化为3个的2位十进制数，这与单周期是完全一样的。2.构造mips1.2.0:%addi#%3.1 %addi#%4.2:%(08)lw#%5.3:%lw#%6.4:%sw#%7.5:%sw#%8.6 %and#%9.7:%sw#%10.8 %j#%11.ENDDEPTH= %MemorydepthandwidtharerequiredWIDTH= %EnteradecimalnumberADDRESS_RADIX=HEX;%AddressandvalueradixesareoptionalDATA_RADIX= %EnterBIN,DEC,HEX,orOCT;unless%otherwisespecified,radixes=HEX0: % addi$1,$0,192#1 % addi$2,$0,128#10.2%(08)loop:lw#%11.3%lw#%12.4%sw#%13.5%sw#%14.6;%add#%15.7%sw#%16.8;%j#%;址数值于128地址，200地址数值于132地址，同时将结果在136地址上。