采集脉冲信号 矩形脉冲信号

采集脉冲信号矩形脉冲信号

采集脉冲信号篇一:高速脉冲信号采集装置的设计

高速脉冲信号采集装置的设计

.infoad{

FLOAT:left;MARGIN:3px;

}

高速脉冲信号存储测试装置的设计1概述

本文是对某高速脉冲信号的测试（以下简称监测系统）需求而设计的存储测试系统方案。方案包括技术要求、测试系统构成框架、模数采集、高速静态RAM（以下简称SRAM）存储、FLASH存储与输出、接口设计以及部分技术指标，并简洁描述了相关设计思想和原理。2技术要求2.1待测信号特征2.1.1测试通道一

信号电平区间：300mV(零点和详细范围待定)；

信号上升/下降时间：50ns（详细数值待定）；2.1.2测试通道二

信号电平区间：1V(零点和详细范围待定)；

信号上升/下降时间：50ns（详细数值待定）；2.1.3测试通道三

信号电平区间：5V(零点和详细范围待定)；

信号上升/下降时间：50ns（详细数值待定）；2.2测试系统特征

2.2.1测试时序

外部信号触发后，系统启动三路信号的采集与存储，单通道连续采集时间长度为30ms；

2.2.2辨别率与采样速率

考虑到脉冲信号特性，所选型的模数转换器8位即可满意要求；

由上述信号上升时间Tr=50ns，可以确定信号功率掩盖频谱约在0.5/Tr=10MHz左右。依据香农定理，采样速率选择为2倍信号频谱时，也即20MHz的采样速率即可恢复信号特征。在此基础上，高速脉冲信号采集装置的单通道采样率选择为80MHz，

2.2.3存储容量

单通道所需存储容量为=单通道采样周期/单次采样周期=30ms/12.5ns=2.4M字节。

2.2.4关键位置采样点数

关键点:40（拟定采样率为80MHz，关键时间段300ns内所取的点数为24）

2.2.5数据输出接口

通信传输接口：RS422；

传输通道个数：1个或3个；

数据传输速率：待定；

2.2.6电源与输入输出隔离

电源：5V

隔离特性待定

2.2.7测试系统尺寸

约15cm*10cm*5cm；3测试系统构成框架

依据信号特性以及测试方法的需要，测试系统的功能构成包括电源安排、时钟产生、信号调理、数据采集、静态RAM(SRAM)与FLASH存储、规律掌握与解析、数据传输等七个基本功能模块，功能模块间关系见图1。电源安排供应测试系统内器件所用电源；时钟发生模块为掌握接口与时序规律供应基本时钟；信号调理将外部输入高速脉冲信号调理为适合采样的电平值；外部触发信号一有效的条件下，时钟发生、掌握接口与时序模块、数据采集模块共同完成数据采集与高速SRAM存储；采样完毕后，规律掌握与解析模块解析暂存后的数据，并写入FLASH存储器中；外部触发信号二有效后，规律掌握与解析模块将数据以固定协议输出至RS422接口。

图1高速脉冲信号采集装置功能框图3.1电源安排

电源安排为测试系统中有源器件供应电源，确保最大负载下测试系统的正常工作。依据选型器件工作电压范围不同，将供电轨道划分为3.3V和5V两种。功能模块中信号调理、数据采集与接口、部分时钟发生采纳5V电压轨，其余均采纳3.3V供电。

在电源调整上，采纳开关式低压差线性稳压管确保大电流下较高的电源使用效率；结合使用纹波较小的稳压管供应对电源精度要求高的支持。3.2时钟产生

时钟产生电路为掌握接口与时序规律供应基本时钟输出。依据数据采样、SRAM存储电路以及接口掌握电路的同步策略，时钟产生模块分别输出20MHz与25MHz的基本时钟至锁相环电路，倍频4倍后，分别驱动数据采集器与SRAM存储接口、微掌握器接口；3.3信号调理

由于外部信号特征与数据采集器之间电平的不匹配特性，在测试系统中采纳电平调整与衰减的方法调整外部输入信号，以适配数据采集器输入信号特征要求；在信号复现过程中，将依据详细通道输出原始信号。测试装置中信号调理的路径框图见图2。

图2输入信号信号调理框图

经过信号调理模块后，输出信号电平将处于2V-3V区间内，信号带宽保持在20MHz内。3.4数据采集

外部触发信号一有效后，数据采集器的输入时钟有效，驱动数据采集器以既定采样速率完成各通道的数据采集；单次数据转换结束后，由数据采集接口读取数字量；30ms采样周期结束后，数据采集器的输入时钟无效，并进入掉电模式。详细的模数转换参数详见附表3。

图3采样位置示意图

数据采集的关键点起始位置对于精确     猎取脉冲信号的幅值有肯定的影响，以待测信号峰峰值时间为50ns，采样速率为80MSPS为例。如图3所示，该数据采样点位置精确     的掩盖了该信号的关键点信息；数据采样点位置的发生具有随机性，以偏差最大接近一个周期为例，在电平上行速率较小的条件下，所采集到的峰值不会有大的变化，但电平变化斜率减小。在电平上行速率较大的条件下，所采集到的峰值与真实值差偏差较大。假设刻度4所示点的信号斜率为du/dt，则所猎取到的峰峰值差别为（12.5*du/dt-U5）。由此可见，假如波形4以后上行变化速率不大，则猎取到的峰峰值与真实值差别较小，否则，差别较大。

数据采集模块中，模数转换器状态的掌握与单次转换后数字量的准时读取是设计重点，采纳延迟较小的时钟网络，减小走线长度，严格同步数字接口的工作时序是基础保障。3.5高速SRAM存储

高速数据采集带来数据存储的高吞吐量，存储机制与器件特性是限制存储速率的两个方面。依据采集实时性要求和2.2.3所计算存储容量，可采纳单时钟周期存储的大容量高速SRAM作为存储载体，并以提高数据采集周期与存储周期的差裕量，确保存储的完整性。详细的存储技术参数见附表3。

SRAM的使用提升了系统的存储速率，同时增加了接口电路设计的简单性。减小高速走线长度，匹配数据线长，掌握线路阻抗是数据存储设计的基本原则；通过布局良好的电源退耦网络，供应低阻抗的信号电流返回路径可提升多条高速数字信号路径的质量与抗干扰性能。3.6规律掌握与解析

高速脉冲信息的猎取是测试系统要解决首要内容，快速解析30ms内电平的变化趋势也就成为猎取脉冲的解决方法。在30ms采样周期结束后，规律掌握与解析模块通过与SRAM和微掌握器的接口，读取暂存在高速SRAM的数据；并以某一数据变化的斜率为基准，分析判决数据段内关键位置的起止点，并记录该关键信息至Flash存储器中。

精确     快速的实现状态切换是测试系统要解决的其次个内容，依据系统某一时间段内任务的不同，可划分为待机、采集与暂存、数据解析与存储、传输。系统上电启动初始化与自检后，即进入待机状态，此时，数据采集器与SRAM等外围部件无任何操作；外部触发信号一有效后，系统进入采集与暂存状态，定时周期30ms内，数据采集器与SRAM协同执行猎取信息的任务；30ms定时周期结束后，系统进入数据解析与存储状态，数据采集器停止工作，SRAM与微掌握器接口、Flash掌握器协同执行数据读取、解析与存储的操作,完毕后进入待机状态；外部触发信号二有效后，系统将关键时间段内信息传输至RS422，完毕后进入待机状态。上述规律状态转换如图4所示。

图4规律状态转换图示3.7数据存储

测试系统应用环境存在肯定的未知性，为防止系统掉电导致存储在SRAM中的数据丢失，同时考虑数据复现功能，测试系统采纳了非易失FLASH存储器作为暂存信息的备份。

信息备份时间是数据存储的一个技术参数，必需确保在外部触发信号二有效前，备份过程结束。详细存储参数信息见附表3。3.8数据传输

外部触发信号二有效时，规律掌握与解析模块将记录的关键时间段内信息通过异步串行通信接口传输至RS422总线。详细传输参数信息见附表3。

理论上数据传输用时间与数据量、波特率如下关系t=N*10/Baud，其中，t为传输N字节数据所用时间，Baud为RS422波特率。以单次20字节，波特率为640Kbps例，所需理论传输时间为0.3125ms。4关键器件应用

高速与实时性强是测试系统工作状态的两个特征。在各个功能模块间接口的设计上，采纳硬实时性较强的可编程规律器件FPGA具有肯定的优势；对于应用规律性较强的判决与掌握上，可采纳通用性较强的嵌入式微掌握器进行处理。

测试系统中掌握接口与时序规律在Cycloneiii系列的FPGA上实现，包括了数模转换接口、高速SRAM接口、微掌握器接口以及内部规律互连。规律掌握与解析采纳了PIC32微掌握器，负责处理外部触发信号、数据解析与存储以及系统状态的掌握。

数模转换器采纳AD公司高速系列8位器件，最高支持模拟输入信号120MHz带款。

高速静态存储器采纳SAMSUNG公司采纳NtRAM技术的同步存储器，最高存储周期小至7.5ns。

表1系统关键重要器件列表序号

器件名称

特性分析

描述

5

项目时间进度（见表2）

表2项目时间进度表序号

任务

完成时间

6

经费预算表（见表3）预算科目

预算数目（单位：万）

备注

（一）设计经费

1、硬件设计与调试

12、软件设计与调试

1小计

（二）器件与装置费用

1、电子器件

0.6

（三）代加工与外协费

1、壳体

0.22、PCB

0.2合计

（四）安装与调试

1、电气、机械安装

0.5

2、调试

0.5

合计

（五）协调与维护经费

1、通信费

0.22、协调

0.83、售后试验与小规模维护

1合计

（四）差旅费

0.5（五）管理费

0.6（六）其他费用

合计

7.1

附表3高速脉冲测试系统装置技术指标类型

参数

指标

备注

电源

电压

5V，3V功耗

800mW模数转换

辨别率

8bits采样速率

80MSPS输入信号带宽

120MHz输入信号幅值

1V积分非线性

0.75LSB数字量输出延迟

6ns数字量有效位

7.5bitsSRAM存储

存储容量

18MBytes双字节存储周期

10nsFLASH存储

存储容量

1GBytes存储速率

5MBytes/sRS422传输

波特率

可编程编码格式

可编程传输时间

0.6ms(单帧)输出关键点个数

30

协议

待定

采集脉冲信号篇二:随机脉冲信号采集卡的设计

在雷达、声纳及工业掌握领域中的故障监测系统中，往往需要采集雷达、声纳的回波信号或故障监测系统中的故障信号。由于这些信号是随机消失的，并且这些信号的幅度、脉宽及外形相差较大。有些信号脉宽可能很窄，有的可能较宽，且占空比不匀称。若采纳传统的固定采样速率采集方式则不能满意实时处理要求。由于，对窄脉冲采样，要求采样速率很高，若采纳连续采样方法，则采集数据量太大，采集数据不能准时处理，不能满意采集信号的实时分析或故障的实时处理的要求。为此研制一种随机脉冲信号采集卡，其基本工作原理为：随机脉冲信号消失时，高速采集电路工作，无脉冲信号时，高速采集电路停止工作。由于在上述方面应用中要求采集的随机脉冲的平均占空比很小，因此采纳该随机脉冲信号采集卡采集的数据量不是很大，能够对采集的数据进行实时处理和分析，并满意上述领域的特别需要。1随机脉冲信号采集卡

随机脉冲信号采集卡硬件组成框图如图1所示，它主要分为输入输出接口、幅度采集和掌握、单片机运行和掌握、主机接口掌握、信号重放等5个模块电路。

1)输入接口电路该模块电路主要包括随机信号输入及处理、高速A／D采样、GPS信号输入及分频，其他数字信号输入等电路。

2)随机脉冲处理电路该模块电路可对随机脉冲进行放大和限幅，放大倍数不小于200倍，确保大于25mV的随机脉冲信号通过放大后其峰值电平接近5V，达到TTL电平信号的要求。该信号作为采样掌握电路、脉宽测量32位时钟电路及80C196单片机的HIS输入电路的触发脉冲信号，掌握脉冲的采集和停止及脉宽测量电路的计数。

3)幅度采集和掌握电路该电路主要包括高速A／D采样电路和采样掌握电路等。此外80C196内部也含一个信号幅度采集电路。

4)高速A／D采样电路该电路对随机脉冲进行高速采样，其采样频率由单片机设置。

5)GPS信号输入及分频电路该电路是为系统供应标准时间，同时也给脉宽测量的32位时钟供应一个整点的复位脉冲信号。

6)脉冲重放电路该电路可将采集的脉冲信号数据再转化为对应的脉冲信号输出，用于显示或听音。

7)其他数字信号输入电路该电路包括主机给单片机供应的一些掌握参数(如高速A／D的采样率)和其他输入的一些数字信号(如雷达脉冲的方位和载频等数字信号)。

8)输出接口电路该电路主要包括大深度的FIFO电路及状态锁存电路等，用于采集卡与主机接口。2工作模式

随机脉冲信号采集卡有2种工作模式：一种是采纳单片机完成的单一脉冲幅度的测量模式：一种是对特别脉冲波形测量使用的脉冲幅度高速采样模式。第1种工作模式下，脉冲幅度的测量由80C196单片机内部的A／D转换电路完成，每个脉冲仅采样测量一次。脉冲宽度及脉冲到达时间等虽然可由80C196单片机的HIS(高速输入通道)电路等测量，但由于其测量精度达不到要求，因此，外加了一个32位时间计数器及其相应的2套锁存器等电路用于脉冲宽度及脉冲到达时间的测量。第2种工作模式下，脉冲幅度的测量由外加的高速A／D转换电路完成．高速A／D采样测量电路由每个脉冲的上升沿启动，由脉冲的下降沿触发一个延时电路。延时一段时间后由延时电路的下降沿停止高速A／D采样测量电路。高速A／D采样测量电路的采样率可由主机依据需要设定，最高采样速率可设定为20MHz。脉宽及到达时间的测量与第1种工作模式相同。3系统硬件电路设计

该系统硬件电路主要包括单片机主系统中的随机脉冲放大及限幅电路、脉冲幅度、脉冲宽度测量电路、高速信号采集及存储电路及由EPLD等构成的掌握信号电路等。3．1随机脉冲放大及限幅电路

随机脉冲放大及限幅电路完成脉冲信号的放大、限幅及整形，以满意TTL输入端信号的要求。图2为随机脉冲放大及限幅电路，采纳高速运算放大器OPA603，其特点是频带宽且转换速率较高，适用于脉冲放大类电路。输入的脉冲信号通过两级放大及限幅后。输出的脉冲信号送到80C196的高速输入器件的输入端。

图3为脉冲幅度及宽度测量电路示意图。单片机(80C196)内置的10位A／D转换电路完成脉冲幅度的测量。由74LSl61构成的脉冲计数电路测量脉宽。主系统电路负责整个系统的掌握、采样频率的设置及相关的数据处理及掌握传送等。其工作原理为：随机脉冲信号(Vin)送入80C196的模拟信号输入端ACH6，然后由80C196的内部的10位A／D转换器进行采样和转换同时该随机脉冲信号经放大、限幅并整形后的脉冲信号(Vout)送高速输入器件的HSI0、HSIl端，作为脉冲前后沿的触发大事，启动中断处理程序。HSI0输入端作为脉冲信号的前沿(上升沿)大事触发输入端，用于读出并记录脉冲前沿到达的时刻及启动A／D转换器进行采样和转换；HSIl输入端作为脉冲信号的后沿(下降沿)大事触发输入端，用于读出并记录脉冲后沿到达的时刻及读取A／D转换器的值。另外整形后的脉冲信号(Vout)有一路信号(CLKl)送到一组7415374(4片)的CLK端，用于锁存74Lsl61计数器的计数值(即脉冲前沿到达的时刻)。通过反相器输出的另一路信号(CLK2)送到另74LS374(4片)的CLK端，用于锁存74LSl61计数器的计数值(即脉冲后沿到达的时刻)。脉冲信号的宽度即为2个计数值的差值。3．2高速信号采集及存储电路

高速信号采集及存储电路用于采集卡在采集方式下时采集输入脉冲的脉内波形数据。采纳8位高速A／D转换器TLC5540，其最大转换速度40MS／s，模拟输入带宽大于75MHz，具有内部采样和保持功能。

TLC5540进行转换所需时钟信号频率可由单片机设置。A／D转换后的数据自动存储在外接的62256存储器中，其地址信号由4个74LSl61产生。其工作原理为：首先QCLR输出一个负脉冲，将74LSl61计数器清零，然后再设置采样时钟信号(TCLK)，启动TLC5540进行转换，同时将RAD信号设为有效(低电平)，产生的数据在脉冲信号(Vout为高电平)消失时按挨次写入外接的62256存储器中，脉冲信号(Vout为低电平)消逝则自动停止写入。高速RAM的地址信号由74LSl61地址产生器供应。对每个脉冲信号期间采样的次数可依据2个脉冲信号最终写入地址的差值进行来计算，即由单片机读出的该脉冲信号下降沿时刻74LSl61的计数值(即最终写入的RAM的地址)，再减去上一次读出的值，即为该脉冲的采样次数。连续采样一群脉冲的波形数据后需暂停采集，将采集的每个脉冲的波形数据与该脉冲的其他参数(如脉冲宽度、脉冲到达时间等)按规定的格式组合后送到与主机交换数据的FIF0高速存储器中，供主机读取和处理，数据送完后再启动采集下一群脉冲。一群脉冲的数量由用户依据实际状况确定，以连续采集的波形数据存入高速RAM中不产生溢出为最大限。图4为高速信号采集及存储电路。

4系统软件设计

信号采集卡由单片机80C196掌握，其中单片机除负责随机脉冲信号的采集外，还担当着将相关的数据(如雷达中的载频数据和方位数据)与随机脉冲数据组织成一个完整的信号数据结构的任务。图5为采集卡主程序框图，其工作流程为：首先80C196通过读取主机(PC机)送过来的命令字，设置采集卡工作模式，执行相应的工作子程序。图6为其中的测量模式下子程序流程，其工作过程为：首先初始化设置测量模式，允许HIS中断。在脉冲消失时，启动测量中断处理程序(HIS中断)工作，启动80C196内部的A／D转换器，对输入的随机脉冲的幅度进行测量，同时读取脉冲到达的时间及脉冲宽度等数据并送到采样缓冲区，退出HIS中断。然后将采集到的随机脉冲数据和同时采集到的其他相关数据(如雷达中的载频数据、方位数据等)存入发送缓冲区，最终根据商定的数据格式组织成数据块存入大深度“先进先出(FIF0)”缓冲器，再通知主机读取这些数据。为保证数据传输的完整性，大深度FIF0被组织成双缓冲区结构，以流水线方式轮番写入和读出信息，从而避开了信号录用卡的CPU和主机CPU同时读／写FIF0时可能消失的数据丢失现象。在采集模式下则需启动高速A／D采集电路工作，并根据波型显示的要求组织数据，然后再送到主机处理。

5结论

该采集卡设计采纳80C196单片机、8位高速A／D转换的TLC5540及EPLD器件实现计数、锁存和其他规律电路，并奇妙利用80C196单片机的高速输入通道(HSI)的中断特性，不仅实现了对随机脉冲信号的幅度测量或脉内波形数据采集，同时还记录脉冲到达时间及脉宽，解决了数据采集卡在采集随机窄脉冲信号存在的采集数据量大且不能实时处理的问题。该采集卡已胜利应用于某型雷达侦察设备中的信号录用，完全可实时采集、处理接收到的雷达脉冲信号并送往主机，通过主机进一步对采集的信号进行分选和处理，可完全实时显示采集到的雷达脉冲波形。实际应用表明设计的采集卡工作稳定牢靠，可采集的最窄脉冲不小于O．1μs，对周期不大于25kHz的连续脉冲在测量方式下可实现不间断采样。

采集脉冲信号篇三:FPGA数据采集电子电路设计攻略—电路图每天读（163）

测控系统经常需要处理所采集到的各种数字量信号。通常测控系统采纳通用MCU完成系统任务。但当系统中采集信号量较多时，仅依靠MCU则难以完成系统任务。针对这一问题，提出一种基于FPGA技术的多路数字量采集模块。利用FPGA的I/O端口数多且可编程设置的特点，配以VHDL编写的FPGA内部规律，实现采集多路数字量信号。

该数字量采集模块主要功能是采集输入的36路数字及脉冲信号，并将编帧后的信号数据上传给上位机，上位机经解包处理后显示信号相应的状态进行推断。依据设计要求，所测量的36路数字信号中，有15路正脉冲信号。它们均由一个同步脉冲信号触发，因此需要测量这些正脉冲的宽度和相对于同步信号脉冲的延时。要求采集步长不能大于10ns，即采集频率高于100MHz。而其他数字信号需要显示凹凸电平状态，其中一路信号是固定频率信号，需测量其频率值。上位机要求显示所采集信号的状态。

模块原理框图

FPGA内部规律功能强大，外围电路设计基于简洁、牢靠的原则。该模块由FIFO、USB2.0单片机、光电隔离器等部分组成。36路数字信号经光电隔离器进入FPGA主控单元，以供采集;FPGA处理采集到的信号，转换成数据进行编帧，然后写入FIFO。USB单片机提取FIFO中的数据，通过USB电缆传送给上位机，上位机将传送来的数据解帧，然后显示全部信号状态。模块通过电源接口向各个部分供电。其原理框图如图1所示。

FPGA配置电路

FPGA是采纳XILINX公司的Spantan-II系列XC2S100E，该系列器件的内核采纳2.5V供电，工作频率高达200MHz;I/O端口供电电压为3.3V，可承受5V的输入高电平。Spartan-II系列的FPGA具有丰富的I/O端口资源。其I/O端口输出缓冲器接收高达24mA源出电流和48mA灌入电流。

由于FPGA基于RAM工艺技术，掉电后不能保存信息，因此需要一个外置存储器来保存信息。采纳一次可编程的PROM（高有效或低有效）XCF01SV020，其复位引脚的极性可编程设置，供电电压为3.3V。XCF01SVO20(＄3.1255)的DONE、INIT、CCLK信号来自于FPGAXC2S100E。系统上电后，首先FPGA初始化，INIT、DONE置低。INIT置低后复位PROM，此时由于PROM的CE为低，因此选取PROM，从而可将数据流从DATA引脚输入到FPGA的DIN引脚。配置完成后，FPGA将DONE接高，PROM处于低功耗的待机模式，并将DATA引脚置为高阻态。图2为FPGA配置电路图。

光电隔离电路

采纳高速光电耦合器HCPL-2631(＄1.7592)，其开关频率高达10MHz，而输人数字信号频率为120kHz，完全满意要求。由于光电耦合器件以光为媒介传输信息，可使输入输出隔离，由于光电耦合器的输入回路为发光二极管，其输入阻抗很小，而干扰源的内阻较大，依据分压原理可知，馈送到光电耦合器输入端的噪声干扰电压变得很小，从而能有效抑制尖峰脉冲及各种噪声干扰，具有较强的抗干扰性能;另外由于光电隔离器的两端采纳不同的接地方式，因此数字信号地和模块地被完全隔离。图3为光电隔离电路图。

FIFO电路

FIFO电路采纳IDT公司的IDT72V17190器件，该器件采纳3.3V电压供电，16位64KB容量的FIFO，工作时钟高达100MHz。如图4所示，FIFO的数据输入D0～D15及PAF、WCLK、WEN均与FPGA相连。数据输出Q0～Q15及REN、RCLK、OE、EF、MRS、HF、FF均与USB2.0单片机相连。读FIFO状态时，USB2.0单片机给出FIFO复位信号MRS和使能信号OE，然后推断FIFO的状态信号EF（空）和HF（半满）。当FIFO半满且非空，即