电子技术基础数字部分第五版(康华光)4组合逻辑电路

4组合逻辑电路4.1组合逻辑电路的分析4.2组合逻辑电路的设计4.3组合逻辑电路中的竞争和冒险4.4常用组合逻辑集成电路4.5组合可编程电路1教学基本要求1.熟练掌握组合逻辑电路的分析方法和设计方法2.掌握编码器、译码器、数据选择器、数值比较器和加法器的逻辑功能及其应用；3.学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接。2数字系统中的逻辑电路分为：组合逻辑电路时序逻辑电路

3组合逻辑电路：……其一般结构如下：Fi=fi(x1,x2,…,xn)i=1,2,…,m

输入信号输出信号X2X1组合逻辑电路XnFnF2F1在任何时刻产生的稳定输出值仅取决于该时刻各输入值的组合，而与过去的输入值无关。4组合电路的特点：1.电路不包含任何记忆元件（无记忆能力），仅由逻辑门电路组成。2.输入信号是单向传输，电路中无任何反馈电路。5该章主要讨论两个基本问题：分析与设计。

一个组合逻辑电路可用相应的逻辑函数来描述；而一个逻辑函数可用一定的逻辑门来实现。分析：对一个已知的逻辑电路，用逻辑函数来描述其工作，研究它的工作特性和逻辑功能。设计：对给定的逻辑函数或已知一定的逻辑要求，确定用何逻辑电路来实现该功能，又称综合。6逻辑函数的实现

一个逻辑函数可以有许多种不同的表示形式。对于同一个逻辑函数其表达式的形式尽管不同，但它们所表示的逻辑功能应该都是相同的。

函数表示形式与实现该函数的逻辑电路之间有着对应的关系。即：每一种函数形式都对应于一种逻辑电路。在设计逻辑电路时，需根据给定的门电路类型，将最简“与—或”式或最简“或—与”式变换为相应形式的表达式。7一.用“与非”门实现逻辑函数

因为：F=A·B=“与”运算F=A+B==“或”运算F==“非”运算

从上式可知，只要有“与非”运算，便可实现“与”、“或”、“非”三种运算，即只要有了“与非”门，就可实现任何逻辑函数。故称“与非”门为通用门。8用“与非”门实现逻辑函数的步骤如下：

1.求出函数的最简“与—或”式2.将最简“与—或”式变换成“与非—与非”式。有两种方法：①

对原函数F两次求反。（F较简单用，可省门电路）

②对反函数F三次求反。（F较简单用，可省门电路）

3.画出逻辑电路图。9例：用“与非”门实现逻辑函数

F（A，B，C，D）=

解：先用卡诺图对F进行化简，以得到F的最简“与—或”式。F（A，B，C，D）=00CDAB101101101101001111111F10再对F两次取反，得函数的“与非—与非”式。F（A，B，C，D）=最后画出F的两级“与非”电路(a):FBCBAB&&&&11若不限制逻辑的级数，则可将F按另一方式进行变换为：F（A，B，C，D）====12由此式可得一个三级“与非”电路（b）:显然，（b）电路比（a）更简单。DB&&1F13二．用“或非”门实现逻辑函数

因为：F==“与”运算F==“或”运算F==“非”运算

所以，用“或非”门也可构成各种逻辑功能的逻辑电路，即“或非”门也称为通用门。

14用“或非”门实现逻辑函数的步骤如下：

1．求出函数的最简“或-与”表达式2．将最简“或-与”式变换成“或非-或非”式。对原函数F两次求反。3．画出逻辑电路图。15三．用“与或非”门实现逻辑函数

用相应的“与或非”门可实现任何逻辑功能，因为此门也包含了“与”“或”“非”三种基本运算。

16用“与或非”门实现逻辑函数F的步骤：

1．求F的最简“与-或”表达式。2．将F的最简“与-或”式变换为F的“与或非”式。（对函数F的反函数一次求反）。

3．画逻辑图17四．用“异或”门实现逻辑函数

“异或”不能表征所有的逻辑功能。但某些函数用卡诺图来表示时，其0，1小方格排列很有规律，若将该函数变换为“异或”式，用异或门来实现较用其它门电路简单。18例：实现逻辑函数

F（A，B，C）=

解：先作出该函数的卡诺图：从卡诺图可见该函数已为最简，即：F（A，B，C）=0CAB10111010001011010F19

若用“与非”门实现之，可直接对上式两次求反，得：F（A，B，C）=可见需5个“与非”门才能实现20而若用“异或”运算描述，则有：F（A，B，C）=====21显然，用“异或”门比用“与非”门实现要简单得多。

逻辑图见下：=1=1FBCA22二．组合逻辑电路的分析方法与步骤

组合逻辑电路的分析，就是根据给定的组合电路，写出逻辑函数的表达式，描述它的逻辑功能，并在必要时运用逻辑函数化简方法对逻辑电路设计是否合理和经济进行评价。

由于组合电路是按一定要求将逻辑门电路连接起来完成一定逻辑功能的电路。因此，组合电路的逻辑函数可按逻辑门的连接方式逐渐写出。

一．组合逻辑电路的特点

电路在任何时刻所产生的输出都仅取决于该时刻的输入，而与该时刻以前的输入无关。一旦输入发生变化，电路的输出将立即作出响应。

4.1组合逻辑电路分析23分析步骤：1、由逻辑图写出各输出端的逻辑表达式；2、化简和变换逻辑表达式；3、列出真值表；4、根据真值表或逻辑表达式，经分析最后确定其功能。具体方法有两种：1．据给定的逻辑电路，从输出级开始列出逻辑函数，并向输入级逐渐反推，直到逻辑函数式中出现全部输入变量。2．据给定逻辑电路，从输入级开始写出各个逻辑门的逻辑函数，并逐渐向输出级推演，直至得到整个电路的逻辑函数。24例1：分析下图所示的组合逻辑电路FBCBCC≥≥&&=1≥&P1

P2

P3

P4

P5

P6

=1BCF简化后的逻辑电路：三、组合逻辑电路的分析举例25解：由图可见该电路由五种类型的七个逻辑门组成，且：P1=P2=P3=P4=P5==P6==F==26将F作进一步的化简：F=======27

由此可见，该电路实现“异或”逻辑功能。且当输入B、C不同时。输出F为1；B、C取相同值时，F则为0。即：这是一个判别两输入是否相等的电路。显然原电路设计不合理，该电路只需一个“异或”门便行。28

例2：分析如图所示逻辑电路的功能。1.根据逻辑图写出输出函数的逻辑表达式2.列写真值表。10010110111011101001110010100000CBA001111003.确定逻辑功能：解：输入变量的取值中有奇数个1时，L为1，否则L为0,电路具有为奇校验功能。如要实现偶校验，电路应做何改变？29例3：试分析下图所示组合逻辑电路的逻辑功能。解：1、根据逻辑电路写出各输出端的逻辑表达式，并进行化简和变换。X=A302、列写真值表X=A真值表111011101001110010100000ZYXCBA00001111001111000101101031这个电路逻辑功能是对输入的二进制码求反码。最高位为符号位，0表示正数，1表示负数，正数的反码与原码相同；负数的数值部分是在原码的基础上逐位求反。3、确定电路逻辑功能真值表111011101001110010100000ZYXCBA000011110011110001011010321、逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；2、根据逻辑描述列出真值表；3、由真值表写出逻辑表达式;5、画出逻辑图。4、根据器件的类型,简化和变换逻辑表达式二、组合逻辑电路的设计步骤

一、组合逻辑电路的设计：组合逻辑电路的设计与分析过程正好相反。它是根据给定的逻辑功能或逻辑要求，求得实现这个功能或要求的最简单的逻辑电路。4.2组合逻辑电路的设计33例1：用“与非”门设计一个三变量的“多数表决电路”。解：1.根据给定逻辑要求建立真值表

根据题意“多数表决电路”的逻辑功能应该是按少数服从多数的原则执行表决，来确定某项决议是否通过。设A、B、C分别代表参加表决的三个逻辑变量，函数F表示表决结果。并约定：变量为0表示反对，为1表示赞成；函数取值为0表示决议被否决，取值为1表示决议通过。34

按少数服从多数的原则，函数与变量的关系是：当变量A、B、C中有两个或两个以上取值为1时，函数F的值为1；否则F的值为0。由此可知其真值表为：

ABCF00000010010001111000101111011111353.化简函数式，并转换成适当形式

先作卡诺图:F由卡诺图化简得：0CAB10111010011112.根据真值表写出函数的最小项表达式由真值表得：

364.画逻辑电路图

由函数表达式可画出题所需的逻辑电路:&&&CAAB°°°&°F按题要求用“与非”门，故应将上式再作变换得：37例2：某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路，3个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车请求进站时，无论其它两种列车是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。38解：1、逻辑抽象。输入信号:设I0、I1、I2分别为特快、直快和慢车的进站请求信号，且有进站请求时为1，没有请求时为0。输出信号:设L0、L1、L2分别为3个指示灯的状态，且灯亮为1，灯灭为0。输入输出I0I1I2L0L1L20000001××10001×010001001根据题意列出真值表2、写出各输出逻辑表达式。L0=I0

39L0=I0

3、根据要求将上式变换为与非形式

404、根据输出逻辑表达式画出逻辑图。41例3试设计一个码转换电路，将4位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。解：(1)明确逻辑功能，列出真值表。设输入变量为G3、G2、G1、G0为格雷码，当输入格雷码按照从0到15递增排序时，可列出逻辑电路真值表输出变量B3、B2、B1和B0为自然二进制码。420111010001100101010101110100011000110010001000110001000100000000B3

B2

B1

B0G3

G2

G1

G0输出输入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0输出输入逻辑电路真值表43(2)画出各输出函数的卡诺图，并化简和变换。33GB==2B+2G3G2G3G44+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G)+2G3G1G=Å3G2GÅ1G0B=Å3G2GÅ1GÅ0G45(3)根据逻辑表达式，画出逻辑图464.3组合逻辑电路中的竞争冒险4.3.1传输时延及影响4.3.2竞争与险象的产生

4.3.3险象的判别4.3.4险象的消除474.3组合逻辑电路中的竞争冒险前面讨论组合逻辑电路时，只研究了输入与输出稳态之间的关系，而没有考虑信号的传输时延问题。实际上，因任何逻辑门电路都不可避免地存在分布电容和引线电感，故信号通过门电路和导线时都会产生一定的时间延迟。

484.3.1传输时延及影响

信号从输入端传送到输出端会产生一定的时间延迟。对单个门来讲，时间延迟仅表现为输入变化引起输出变化时所出现的滞后现象。49例：设一个两输入“与非”门的延迟时间为tpd，当B=1而A由0变到1再回到0时，输出将由1变到0再变到1，见下图所示为其输出、输入时间图ABF0111110t2t2+tpd01t1+tpdt1AB&°Ftpd:延迟时间“与非”门延迟时间的影响50

由图可见，输入信号经过tpd后才传输到输出端，即输出对输入的响应滞后了tpd的时间。

一般说，延迟时间对数字系统是一个有害的因素，它可使系统操作速度下降，引起电路中信号的波形参数变坏等，更严重的是在电路中产生竞争冒险的问题。514.3.2竞争与险象的产生

我们知道，任何一种实际的逻辑门电路均存在着延迟时间，而在由这样的逻辑门电路构成的组合电路中，某个输入信号可能经过两条以上的途径到达同一终点输出端，但由于不同的途径传输时延各不相同。故信号到达终点的时间就有先有后，这一现象称为竞争现象。52

大多数组合电路都存在着竞争现象，竞争的结果有可能产生错误的输出。

临界竞争：能产生错误结果的竞争现象。非临界竞争：不会产生错误结果的竞争现象。53

组合电路中，由于存在着临界竞争，电路的输出同输入之间的正常逻辑关系可能暂时被破坏，而产生短暂的错误输出。该现象称为冒险现象，简称险象。

险象是一种瞬态现象，它所产生的短暂的错误输出，是一种宽度很窄的输出脉冲，俗称毛刺或尖峰脉冲。54

静态险象：因输入变量的变化使本应不变的输出产生毛刺。如教材134页的图4.3.1及图4.3.2所示。

动态险象：当输入有变化时，输出本应由0变为1（或由1变为0），但在变化过程中出现了毛刺，即使输出出现0—1—0—1（或1—0—1—0）型的变化。55

动态险象是由静态险象发展而来的，故若逻辑电路中没有静态险象则也不会有动态险象。

例：由“与非”门构成的一个组合电路中，有三个输入，一个输出，其输出函数表达式为：56设输入变量B=C=1，则函数式变为：

dAB&°&°&°G41°CgeFG3G2G1AedgF101tpd010tpdtpd偏“1”型险象具有险象的逻辑电路及时间图1157

由互补律知，无论A如何变化，该式的值恒为1。但这只是理想状态下得出的结论。实际情况怎样呢？现在让我们来考虑一下电路中存在延迟时间的情况，设每个门的延迟时间为tpd，则上图的时间图形象直观地说明了当A由0到1再回到0时，电路中各“与非”门的输出与输入的关系。58

其中①存在一次竞争，但是一次非临界竞争，而②则是一次临界竞争，因为此次竞争产生了险象（一个负跳变的尖脉冲），并称这种险象为偏1型险象（即有1—0—1型式的输出）。反之，若出现0—1—0型的输出，则称为偏0型险象（注：有些文献规定的正好相反）。59

显然，该项险象为静态险象。由此可见，尽管险象是暂时的，但仍可能引起电路工作不可靠，尤其当有险象的组合电路与时序电路发生联系时，则可能产生更为严重的后果。因此，必须加以识别并设法消除。60

4.3.3险象的判别

产生险象的条件可从逻辑表达式判断出来，其方法有：代数法卡诺图法611.代数法

从逻辑函数表达式的结构来判断是否具有产生险象的条件。62

当某一变量x同时以原变量和反变量形式出现时，则该变量具备竞争条件。进一步看，将表达式中其它变量给予特定的取值（0或1），从而消去这些变量，只保留待研究的变量x，若函数表达式会成为下列两种形式之一，则说明对应的逻辑电路可能存在险象。63解：观察给出的函数式，可发现A、C两变量均具有竞争条件，故应对这两变量分别进行分析。试判断该函数电路是否可能产生险象。例：已知某组合电路的逻辑函数为：64

先考虑变量A，为此，将B，C的各种取值组合分别代入函数式中，得到如下结果：BC=00,BC=01,BC=10,BC=11,65

可见，当BC=11时，A的变化可能使电路产生险象，且为偏1型险象类似地，将A，B两变量的各种取值代入函数式中，可判断变量C的情况，由此可见，变量C的变化不会产生险象。

AB=00,AB=01,AB=10,AB=11,66

2．

卡诺图法

由于在卡诺图中，函数式中的每个“与”项对应于一个卡诺圈。若两个卡诺圈存在着“相切”关系，且该“相切”部分又没有被另外的同一卡诺圈所包围，则该逻辑电路可能产生险象。67例：某逻辑电路的函数式为：

试用卡诺图法判断电路是否可能产生险象。68解：先由给定的函数式作出卡诺图，并画出卡诺圈，如下图所示：00CDAB101101101101001111111169

由图中可见卡诺圈①与卡诺图③“相切”。（即①③两卡诺圈之间存在着不被同一卡诺圈包含的相邻最小项m5和m13）。故相应电路可能产生险象。该结论也可用代数法进行验证，请同学们自己试试。注：卡诺图法与代数法判断的实质相同，但前者较后者更具直观性。704.3.4

险象的消除

为了使电路可靠地工作，必须在存在险象的电路中消除险象，以免导致错误结果。消除险象的常用方法有三种：

增加冗余项（消除险象）

增加惯性延时环节（消除险象）

引入选通脉冲（避开险象）71

1．

增加冗余项法

在函数表达式中，加上多余的一些“与”项或乘上多余的“或”项，使函数不再可能出现的情况，从而消除可能产生的险象。72具体冗余项的选择可采用代数法或卡诺图法。

①

代数法：由包含律可知，若某变量以原变量和反变量的形式出现在“与—或”式的某两项中，则该两项的其余因子组成的第三项为冗余项。即：73

②

卡诺图法：若卡诺图中的某两个卡诺图“相切”，则用一个多余的卡诺圈将它们之间的相邻最小项圈起来。该多余卡诺圈对应的“与”项，即为要加入函数式中的冗余项。74

如：在前例中，增加卡诺圈④（即包含相邻最小项m5和m13的卡诺圈），如图中用虚线所示，可得新的函数式为：

同学们可自己用代数法来验证：该函数表达式对应的逻辑电路中已不存在险象了。

注：该法是以增加设备为代价的。75

而且，增加冗余项后，函数式已非最简式。即相应的逻辑电路也不再最简。这同前面讨论逻辑电路的设计时有点矛盾。因为设计时，要尽可能将函数式化为最简，使方案最经济。而增加冗余项则是为了消除险象，使设计出的电路能可靠地工作。经济和可靠均为衡量一个设计方案好坏的重要标准。因此，设计逻辑电路时，应先在不考虑险象的情况下求最简电路，然后再判别可能存在的险象并设法消除。76

2．

增加惯性延时环节

是在组合电路的输出端连接一个惯性延时环节（即滤波电路或RC电路）。因为毛刺（险象）是低频分量少而高频分量丰富的信号。若在电路输出端增加一个RC电路，并适当选择惯性环节的时间常数（=RC），（使它大于尖脉冲宽度，以便将尖脉冲“削平”，但也不能太大，否则，会使正常输出信号产生不允许的畸变）。则可消除毛刺的影响。77

以上介绍的两种方法均是增加设备来消除险象。下面介绍的第三种方法，不需增加任何设备，它是一种与前两种方法完全不同的方法：避开险象而不是消除险象。组合电路X1

X2XnFRF’

c78

3．

选通法

由于组合电路中的险象总发生在输入信号发生变化的过程中，且险象总以尖脉冲的形式出现，因此，只要在组合电路的输出门的输入端加入选通脉冲。利用选通脉冲的作用，对输出加以选择和控制，只选择输出的稳定可靠部分，而有意避开毛刺脉冲，从而获得正确的输出。79如：下图所示的逻辑电路其函数式为：

显然，当A发生变化时，电路可能产生险象（“0”型险象）。为避开险象，在该电路的输出门G4的输入端加一选通脉冲进行控制。A&°&°&°G41°‘1’‘1’FG3G2G1选通脉冲选通脉冲80

在选通脉冲到来之前，该输入线上为低电平，门G4关闭，即电路输出被封锁，使险象无法输出。而当选通脉冲到来之后，相应的输入线为高，G4门开启，使电路送出稳定的输出信号。这种在时间上让信号有选择地通过的方法称为选通法。

814.4若干典型的组合逻辑集成电路4.4.1编码器4.4.2译码器/数据分配器4.4.3数据选择器4.4.4数值比较器4.4.5算术运算电路821.编码器(Encoder)的概念与分类编码：赋予二进制代码特定含义的过程称为编码。如：8421BCD码中，用1000表示数字8如：ASCII码中，用1000001表示字母A等编码器：具有编码功能的逻辑电路。4.4.1编码器4.4若干典型的组合逻辑集成电路（中规模组合逻辑器件）83能将每一个编码输入信号变换为不同的二进制的代码输出。

如8线-3线编码器：将8个输入的信号分别编成8个3位二进制数码输出。如BCD编码器：将10个编码输入信号分别编成10个4位码输出。编码器的逻辑功能：84编码器的分类：普通编码器和优先编码器。普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。85二进制编码器的结构框图2.编码器的工作原理

I0

I1

Yn-1

Y0

Y1

1n2-I二进制

编码器

2n个

输入

n位二进制码输出

86(1)（4线─2线）普通二进制编码器1000010000100001Y0Y1I3I2I1I0

（2）真值表编码器的输入为高电平有效。（a）逻辑框图4输入二进制码输出1101100087该电路是否可以再简化？88当所有的输入都为1时，Y1Y0=？Y1Y0=00无法输出有效编码。结论：普通编码器不能同时输入两个已上的有效编码信号当I2=I3=1,I1=I0=0时，Y1Y0=？Y1Y0=00分析：89优先编码器的提出：

实际应用中，经常有两个或更多输入编码信号同时有效。

必须根据轻重缓急，规定好这些外设允许操作的先后次序，即优先级别。能识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。(2)优先编码器90如4─2线优先编码器（1）列出真值表输入输出I0I1I2I3Y1Y0100000×10001××1010×××111高低（2）写出逻辑表达式（3）画出逻辑电路（略）输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为I0I3~输入为编码信号I3

I0输出为Y1Y03321IIIY+=33210IIIIY+=32II+=321III+=91上述两类编码器仍存在一个问题：当电路所有的输入为0时，输出Y0Y1均为0；而当I0为1时，输出Y0Y1也全为0。即出现了输入条件不同而输出代码相同的错误。实际情况必须加以区分。解决的办法将通过后面的例题介绍。92例4.4.1

计算机的键盘输入逻辑电路就是由编码器组成的。下图是十个按键和门电路组成的8421BCD码编码器。代码输出使能标志

编码输入

93

输入输出S0S1S2S3S4S5S6S7S8S9ABCDGS

111111111100000

111111111010011

111111110110001

111111101101111

111111011101101

111110111101011

111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

该编码器为输入低电平有效键盘输入8421BCD码编码器真值表94通过前例我们看到：将一位十进制数转化为8421BCD码的电路加了一个GS引脚，以区分不按键和按下S0键（输入0）时的情况。

无键按下时，虽然ABCD输出全为0，但GS=0；S0键按下时，ABCD输出全为0，但GS=1。进一步分析发现：

有键按下时，GS=1。

故：GS为工作状态标志。它用来区分输出代码是否有效。95以下介绍的是4000系列CMOS集成电路优先编码器CD4532的逻辑功能和应用方法。3.集成电路编码器（b）引脚图（a）逻辑符号该编码器有8个信号输入，3个二进制码输出。高电平为有效电平。为便于多个芯片的连接和扩展，设置了输入使能EI和输出使能EO及优先编码工作状态标志GS。信号输入编码输出输入使能96

8线-3线优先编码器CD4532功能表输入输出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOL××××××××LLLLLHLLLLLLLLLLLLHHH×××××××HHHHLHLH××××××HHLHLHLLH×××××HLHHLHLLLH××××HLLHLHLLLLH×××LHHHLHLLLLLH××LHLHLHLLLLLLH×LLHHLHLLLLLLLHLLLHL为什么要设计GS、EO输出信号？优先级最高优先级最低禁止编码器工作97CD4532电路图98例4.4.2用二片CD4532构成16线-4线优先编码器,其逻辑图如下图所示，试分析其工作原理。。00

00000无编码输出0解：据CD4532的功能表及给定的逻辑图分析知：99。1100000若无有效电平输入0111哪块芯片的优先级高？1若有有效电平输入100。1010000若有有效电平输入1111101译码器的分类：

译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号.(即电路的某种状态)1.译码器的概念与分类译码器：具有译码功能的逻辑电路称为译码器。唯一地址译码器代码变换器将一系列代码转换成与之一一对应的有效信号。将一种代码转换成另一种代码。二进制译码器二—十进制译码器显示译码器常见的唯一地址译码器：4.4.2译码器/数据分配器102n个输入端使能输入端2n个输出端设输入端的个数为n，输出端的个数为M则有M=2n下图为二进制译码器的一般结构图：2.译码器的工作原理103LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E输出输入功能表下面以2线-4线译码器为例，分析译码器的工作原理和电路结构：

逻辑图使能端104(a)74HC139集成译码器

（1）二进制译码器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E输出输入功能表3.集成电路译码器常用的集成二进制译码器有CMOS(如74HC138）和TTL（如74LS138)的定型产品。两者逻辑功能相同，只是电性能参数不同。74HC139是双2线-4线译码器。逻辑符号105逻辑符号说明：逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的“—”号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量上面的“—”号参与运算，则在画逻辑图或验证真值表时，注意将其还原为低有效符号。E1

A11

1

&&&&Y0Y1Y2Y3A0Y0Y2Y1Y3EA1A0106(b)74HC138(74LS138)集成译码器引脚图逻辑符号使能输入端二进制输入端输出端10774HC138集成译码器逻辑图10874HC138集成译码器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3输出输入A1A0109LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3输出输入A1A0110例1.已知下图所示电路的输入信号的波形。试画出译码器输出的波形。（c）译码器的应用111例2.译码器的扩展用74X139和74X138构成5线-32线译码器高位选片外低位选片内00112~3线–8线译码器的~含三变量函数的全部最小项。Y0Y7基于这一点用该器件能够方便地实现三变量逻辑函数。例3.用译码器实现逻辑函数。...因为：当E3=1，E2=E1=0时，113用一片74HC138实现函数解：首先将函数式变换为最小项之和的形式：在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.如:114

（2）集成二–十进制译码器－7442功能：将8421BCD码译成为10个状态输出。115功能表十进制数BCD输入输出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL对于BCD码以外的伪码（即1010～1111这6个代码），Y0～Y9均为高电平。

见P149例4.4.5116（3）七段显示译码器

117（a）最常用的显示器：半导体发光二极管和液晶显示器。共阳极显示器共阴极显示器abcdfge显示器分段布局图下面是七段显示译码器：118（b）常用的集成七段显示译码器----------CMOS七段显示译码器74HC4511

当输入8421BCD码时，输出高电平有效，用以驱动共阴极显示器；当输入为1010-1111时，输出全为低电平，显示器无显示。辅助控制端输入端灯测试输入LT=0，七段全亮锁存使能输入LE=0，锁存器不工作，输出随输入码的变化而变；LE由0到1时，输入码被锁存，输出取决于锁存器的内容。灭灯输入BL=0且LT=1时，七段全灭119LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形输出输入十进制或功能D3D2D1D0BLLECMOS七段显示译码器74HC4511功能表120CMOS七段显示译码器74HC4511功能表(续)**××××HHH锁存熄灭LLLLLLL××××HL×灭灯HHHHHHH××××L××灯测试熄灭LLLLLLLHHHHHHL15熄灭LLLLLLLLHHHHHL14熄灭LLLLLLLHLHHHHL13熄灭LLLLLLLLLHHHHL12熄灭LLLLLLLHHLHHHL11熄灭LLLLLLLLHLHHHL10LTgfedcba字形输出输入十进制或功能BLLED3D2D1D0此时输出状态取决于LE由0跳变至1时BCD码的输入121例4.4.6由74HC4511构成24小时及分钟的译码电路如图所示，试分析小时高位是否具有零熄灭功能。解：当高位输入0000时，“或门”的输出为0，使BL为0。故高位具有零熄灭功能。122数据分配器：相当于多输出的单刀多掷开关，是一种能将数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图4.数据分配器123解：可以把一个数据信号分配到8个不同的通道上去。010当ABC=010时，Y2=DCBA

数据分配器可以用唯一地址译码器实现。数据输入数据输出地址输入(通道选择)使能端例：用74HC138组成数据分配器。124输入输出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138译码器作为数据分配器时的功能表1254.3.3数据选择器1.数据选择器的定义与功能

数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。

与数据分配器正好相反。

数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关”。1262位地址码输入端使能信号输入端，低电平有效1路数据输出端（1）逻辑电路数据输入端下面以4选1数据选择器为例说明其工作原理及基本功能：12700I3011011=1=00××1YS0S1E地址使能输出输入功能表0 0 0 I00 0 1 I10 1 0 I20 1 1 I3（2）工作原理及逻辑功能12874LS151逻辑符号D7YYE74HC151D6D5D4D3D2D1D0S2S1S02.集成电路数据选择器（1）8选1数据选择器74HC151的功能八个数据源输入使能输入两个互补输出三个地址输入1292个互补输出端8路数据输入端1个使能输入端3个地址输入端74LS151的逻辑图130输入输出使能选择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD774LS151的功能表当E=1时，Y=0当E=0时，131①数据选择器组成逻辑函数产生器控制Di，就可得到不同的逻辑函数。（2）数据选择器74LS151的应用当D0=D3=D5=

D7=0D1=D2=D4=

D6=1时：当D0=D3=D5=

D7=1D1=D2=D4=

D6=0时：D7YYE74LS151D6D5D4D3D2D1D0S2S1S0当E=0时：132比较Y与L，当

D3=D5=D6=D7=1D0=D1=D2=D4=0时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例1：

试用8选1数据选择器74LS151产生逻辑函数：

解:133利用8选1数据选择器组成函数产生器的一般步骤：a、将函数变换成最小项表达式；b、使器件处于使能状态；c、地址信号S2、S1、S0作为函数的输入变量；d、处理数据输入D0~D7信号电平：逻辑表达式中有mi,则相应Di=1，其他的数据输入端均为0。总结:134用两片74151组成二位八选一的数据选择器②数据选择器的扩展（a）位的扩展135（b）字的扩展

将两片74LS151连接成一个16选1的数据选择器。136

③实现并行数据到串行数据的转换电路图时序图137（1）一位数值比较器数值比较器：对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。输入：两个一位二进制数A、B输出：

FBA>=1，表示A大于BFBA<=1，表示A小于BFBA==1，表示A等于B4.4.4数值比较器1.数值比较器的定义及功能138一位数值比较器是多位比较器的基础。由一位数值比较器的真值表得到如下逻辑表达式：BA=FBA>BA=FBA<ABBA+=FBA=一位数值比较器真值表10011001010101010000FA=BFA<BFA>BBA输出输入逻辑电路图139（2）两位数值比较器输入：两个2位二进制数

A=A1A0、B=B1B0能否用1位数值比较器设计两位数值比较器?

比较两个2位二进制数的大小的电路。当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。可以。用一位数值比较器设计多位数值比较器的原则：140两位数值比较器真值表001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1输出输入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)141两位数值比较器逻辑图FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)1422.集成数值比较器74LS85(1)集成数值比较器74LS85的功能74LS85的引脚图

74LS85是四位数值比较器，其工作原理和两位数值比较器相同。74LS85的逻辑符号143输入输出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLLHHL4位数值比较器74LS85的功能表144例：用两片74LS85组成8位数值比较器（串联扩展方式）。（2）集成数值比较器的位数扩展输入:

A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0输出FBA>FBA<FBA=高位片输出低位片B3A3~B0A0B7A7~B4A4：输入:低四位的比较结果应作为高四位的条件（a）采用串联扩展方式：145例：用74HC85组成16位数值比较器的并联扩展方式：B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12输出（b）采用并联扩展方式：1464.4.5算术运算电路@在两个1位二进制数相加时，不考虑低位来的进位的相加---半加

@在两个二进制数相加时，考虑低位进位的相加---全加加法器分为半加器和全加器两种。半加器全加器1.半加器和全加器两个4位二进制数相加:147（1）1位半加器（HalfAdder）

不考虑低位进位，将两个1位二进制数A、B相加的器件。

半加器的真值表逻辑表达式1000C011110101000SBA

半加器的真值表BABAS+=如用与非门实现？最少要几个门?C=AB逻辑图148（2）全加器（FullAdder）

1110100110010100全加器真值表

全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。111011101001110010100000CSCBA149

你能用74151\74138设计全加器吗?用这两种器件组成逻辑函数产生电路,有什么不同?

于是可得全加器的逻辑表达式为2片1片150加法器的应用：1110100110010100全加器真值表111011101001110010100000CSCBAABC有奇数个1时S为1；ABC有偶数个1和全为0时S为0。-----用全加器组成三位二进制代码奇偶校验器用全加器组成八位二进制代码奇偶校验器，电路应如何连接？要4片全加器151（1）串行进位加法器如何用1位全加器实现两个四位二进制数相加？

A3

A2A1

A0+B3

B2

B1

B0=?

低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。2.多位数加法器0152定义两个中间变量Gi和Pi：Gi=AiBi

（2）超前进位加法器

提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。定义第i位的进位信号（Ci）：Ci=Gi＋Pi

Ci-1

153

4位全加器进位信号的产生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3（G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1(G0+P0C-1)[Gi=AiBiCi=Gi＋Pi

Ci-1

154超前进位集成4位加法器74LS283

74HC283逻辑符号

74HC283引脚图15574HC283逻辑框图156例1.用两片74LS283构成一个8位二进制数加法器。在片内是超前进位，而片与片之间是串行进位。1578421码输入余3码输出1100例2.用74283构成将8421BCD码转换为余3码的码制转换电路。8421码余3码000000010010001101000101+0011+0011+0011CO158（3）集成超前进位产生器74LS182逻辑图逻辑符号1593.减法运算

在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。若n位二进制的原码为N原，则与它相对应的2的补码为 N补=2N

N原

补码与反码的关系式

N补=N反+1 设两个数A、B相减，利用以上两式可得A

B=A+B补2n=A+B反+12n160（1）AB

0的情况。（2）AB

<0的情况。结果表明，在A–B

0时，如加补的进位信号为1，所得的差就是差的原码。在A–B

<0时，如加补的进位信号为0，所得的差则是差的绝对值的补码。A=0101，B=0001A=0001，B=0101

10100

01100

再减2的n次方，差为0。再减2的n次方，差为1，且有借位。1610110输出为原码的4位减法运算逻辑图可当借位信号Di当0片的CO为1时，为原码；当0片的CO为0时，为补码；故要输出原码必须再求补。Di1624.5组合可编程逻辑器件4.5.1PLD的结构、表示方法及分类4.5.2组合逻辑电路的PLD实现1634.5组合可编程逻辑器件可编程逻辑器件(PLD)是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。1644.5.1PLD的结构、表示方法及分类与门阵列或门阵列乘积项和项PLD主体输入电路输入信号互补输入输出电路输出函数反馈输入信号

可由或阵列直接输出，构成组合输出；通过寄存器输出，构成时序方式输出。1.PLD的基本结构165与门阵列或门阵列乘积项和项互补输入1662.

PLD的逻辑符号表示方法(1)连接的方式167(2)基本门电路的表示方式F1=A•B•C与门或门ABCDF1

AB

C&

L

AB

C≥1L

DF1=A+B+C+D168三态输出缓冲器输出恒等于0的与门输出为1的与门输入缓冲器169(3)编程连接技术

PLD表示的与门熔丝工艺的与门原理图170VCC+(5V)

R

3kW

L

D1

D2

D3

A

B

C

高电平A、B、C有一个输入低电平0VA、B、C三个都输入高电平+5V5V0V5V低电平

L

VCC

A

B

C

D

5V5V5VL=A•B•C早期的PLD采用双极型连接技术。单元的连接是由一个二极管与金属熔丝串接在一起，编程时，用比工作电流大许多的电流，将不需要连接的熔丝烧断。171连接连接连接断开A、B、C中有一个为0A、B、C都为1输出为0；输出为1。L=AC连接连接断开L=ABCXX器件的开关状态不同,电路实现逻辑函数也就不同101111在CMOS的PLD中，常采用可擦除的编程方法，即可以对器件进行多次编程。可擦除CMOS技术用浮栅MOS管代替“熔丝”。未经编程的浮栅MOS管与普通N沟道增强型MOS管一样，当栅极加正常的逻辑高电平时，管子导通，否则截止。而经过编程处理的浮栅MOS管，始终处于截止状态，相当于“熔丝”断开一样。断开172(4)浮栅MOS管开关(自学)用不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同。SIMOS管连接的PLD，采用紫外光照射擦除；FlotoxMOS管和快闪叠栅MOS管，采用电擦除方法。浮栅MOS管叠栅注入MOS(SIMOS)管浮栅隧道氧化层MOS(FlotoxMOS)管快闪(Flash)叠栅MOS管173

当浮栅上带有负电荷时，使得MOS管的开启电压变高，如果给控制栅加上VT1控制电压，MOS管仍处于截止状态。若要擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。

当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压

，MOS管导通。a.叠栅注入MOS(SIMOS)管25V25VGND5V5VGND

iD

VT1

VT2

vGS

浮栅无电子

O

编程前

iD

VT1

VT2

vGS

浮栅无电子

浮栅有电子

O

编程前

编程后

1745V5VGND5V5VGND导通截止175L=B•C连接连接断开断开连接连接断开断开1111176浮栅延长区与漏区N+之间的交叠处有一个厚度约为80A(埃)的薄绝缘层——遂道区。当遂道区的电场强度大到一定程度，使漏区与浮栅间出现导电遂道，形成电流将浮栅电荷泄放掉。遂道MOS管是用电擦除的，擦除速度快。b.浮栅隧道氧化层MOS(FlotoxMOS)管

177结构特点:

1.闪速存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+区和漏极N+区是对称的；2.浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。c.快闪叠栅MOS管开关（FlashMemory)特点：结构简单、集成度高、编程可靠、擦除快捷。1783.PLD的分类PROMPLAPALGAL低密度可编程逻辑器件（LDPLD）EPLDCPLDFPGA高密度可编程逻辑器件（HDPLD）可编程逻辑器件（PLD）（1）按集成密度划分为:179（2）按结构特点划分：简单PLD(PAL，GAL)复杂的可编程器件(CPLD):CPLD的代表芯片如：Altera的MAX系列现场可编程门阵列(FPGA)180PLD中的三种与、或阵列与阵列、或阵列均可编程(PLA)与阵列固定，或阵列可编程(PROM)与阵列可编程，或阵列固定(PAL和GAL等)（3）按PLD中的与、或阵列是否编程分：与阵列将输入变量的全部最小项列出。实际上只用到一小部分的最小项，故芯片利用率不高，现很少作为PLD器件用。1814.5.2组合逻辑电路的PLD实现

例1由PLA构成的逻辑电路如图所