声表滤波器芯片的封装保护

声表滤波器芯片的封装保护

0晶圆键合封装仿真对声表滤波器性能的影响随着声音耳表滤波器市场的蓬勃发展，相关装饰行业的发展也越来越激烈。目前,倒装焊(CSP)是使用最广泛的小型化封装方式。CSP封装的最大问题是物料成本高,需同时使用有机薄膜和陶瓷基板,单个器件的封装成本远超过了芯片本身。其次CSP封装在小型化方面已走到极限,以CDMA标准band5双工器为例,器件体积不会小于1.8mm×1.4mm。因此,2010年以后越来越多的声表厂家转而使用晶圆键合封装(WLP)这些指标的恶化将严重影响4G(LTE)通讯设备的正常运行,制约了声表器件的进一步小型化。本课题的主要目的是研究WLP封装对声表滤波器性能的影响。首先通过ADSmomentum软件对封装外壳进行三维电磁仿真,提取封装外壳的等效电路,然后将封装的等效电路与滤波器理论设计参数(S参数)结合起来进行联合仿真。通过优化封装结构设计,尽可能的提高滤波器的带外抑制和插损。1等效电路设计本文设计的目标器件为WCDMA标准Band1双工器,该器件包含2个不同频段的滤波器:1)信号发射TX(中心频率:1950MHz)。2)信号接收RX(中心频率:2140MHz)。图1为双工器的等效电路图,图中的P为了提高器件的功率承受能力,发射端滤波器(TX)采用阻抗元结构(IEF),由8个谐振器组成(方框)(见图1)。而在信号接收通道(RX),则采用混合结构滤波器(2个并联CRF滤波器和1个含有3个谐振器的IEF阻抗元滤波器)。本文将两个相同的CRF滤波器并联(CRF图2中,圆形的焊盘为信号输入、输出和接地的端口。为了避免在芯片中间开孔(焊盘)浪费芯片面积,所有焊盘均位于芯片的四周。焊盘直径为ue07e66μm,远小于CSP封装的焊盘面积(120μm×100μm)。为了减少CRF滤波器的接地焊盘数量,采用了跨线技术,直接将CRF2声表芯片保护机制图3为WLP封装器件的侧面和俯视图。其中声表芯片的尺寸为1.3mm×1.0mm(见图3(b)虚线方框),厚为250μm,载片(cap-wafer)的尺寸为1.5mm×1.1mm,厚为100μm(见图3(b)实线方框)。为了降低成本,cap-wafer的材料为20.32cm单晶硅。声表芯片的正面叉指换能器(IDT)与capwafer通过胶水粘接,由于胶水本身具有一定厚度(t=5~15μm),键合后的2个芯片形成了密闭的空腔结构(见图3(a)),可以很好的保护声表芯片避免污染。图3(b)详细地描述了键合后双工器芯片焊盘与cap-wafer焊盘间的连接关系,其中左上角的2个对地焊盘(P在本设计中,芯片焊盘通过激光穿孔和物理沉积(PVD)镀膜技术与cap-wafer背面的焊球连接起来,过孔直径为Ø50~70μm(见图3(a)中的三尖角)。图3中的实心黑色圆圈为cap-wafer背面的锡球(直径Ø200μm)。为了确保封装的机械可靠性,所有8个焊盘对称排列。3封装仿真模型的建立根据过去的工作经验,封装杂散可以从3个方面影响声表滤波器的性能。首先是封装的输入、输出端之间的隔离度或者叫直通效应,可大幅度地降低滤波器带外抑制,直通效应可等效为1个并联电容(C本文采用安捷伦公司的2.5维仿真软件(ADS-momentum)对封装外壳进行电磁仿真模拟。未选择三维仿真软件的原因是WLP的侧面与PCB电路板很接近,二维电磁仿真软件完全可以满足要求。图5(a)是在momentum环境中建立的封装外壳电磁仿真模型,由于momentum软件是二维仿真软件,所以在本模型中我们假设声表芯片和cap-wafer的长度为无限大,芯片上的所有空间均为空气(见图5(b)),其介电常数等于1。在仿真模型中,声表面波(SAW)芯片厚为250μm,cap-wafer厚为100μm,cap-wafer过孔直径为ue07e66μm,cap-wafer背面的RDL金属走线厚为1μm。为了简化仿真计算量,节约仿真时间,圆形锡球被简化成高为80μm的圆柱体,圆柱体周围的材料为空气。在本项目中我们采用了Rogers03003电路板制作EVB测试电路板,介质层厚为0.25mm,测试电路板(EVB)顶层金属走线厚为20μm。在该模型中我们设置了8个信号激励端口(见图5(a)中的箭头),这些激励点与图4中的端口位置对应。它们分别位于信号的输入端(port4封装杂散的影响图6为momentum的仿真结果。因为激励端口P根据图6的仿真结果,经过拟合得到的结果如表1所示。最后,将等效电感、电容代入图4中的双工器等效电路,在ADS-schematic环境下进行联合仿真,其结果如图7所示。由图7可知,加入封装杂散后,封装杂散对发射和接收滤波器的端通带影响都较小(见图7(c)、(d)),最大通带波纹依然小于1dB(见图7(d))。通过调整阻抗匹配可解决RX端通带波纹的问题。但封装对带外的影响明显,首先RX端的低端带外抑制(1.7~2.0GHz)明显恶化(见图7(b)),带外抑制从-70dB减小到-46.3dB,远低于同类产品在1.95GHz左右的带外抑制5cap-wafer方案比选为了减少封装对滤波器的影响,同时也为了降低物料成本,本文在第一种仿真模型的基础上(见图5),进行了3次改进。首先在不改变芯片焊盘连接方式的前提下优化了EVB电路板设计(见图8(a)),与图5(a)中的传输线相比,CRF表2为重新仿真后拟合出来的等效电路参数。方案1是原始设计参数,方案2是改进EVB和缩短焊盘RDL长度后的结果,方案3是在方案2的基础上增加一个焊盘的拟合结果,方案4是采用低阻硅方案的拟合参数。由于方案4的仿真结果与预期值差别太大,尤其是输入、输出端的损耗(S将表2中的封装杂散参数代入图4中可得仿真结果(见图9)。采用低成本硅晶圆(见图9(a)中的箭头)做cap-wafer后(方案4),双工器性能差异最大,在发射和接收通道插损均大于10dB,且带内波纹恶化严重,完全无法用于双工器的封装。虽然封装方案4的成本最低,但低阻抗晶圆制作的cap-wafer会严重的恶化插入损耗,不适合声表滤波器封装。由图9(a)、(b)可知,方案1~3在TX端的带外抑制、通带损耗非常接近。其中TX的通带内顶端损耗都在1.19dB附近。但在接收(RX)端,3个封装方案的差别明显(见图9(c))。在1.7~1.9GHz之间,方案3的带外抑制(-60dB)要远好于方案2(-52dB)。而方案2的带外抑制又比方案1在相同频段内高4~5dB。图9(d)中,3个方案的通带内损耗都接近,但方案1(实线)的带宽比其他两个方案小约4MHz。综上所述,封装方案3对滤波器性能影响最小,最适合band1双工器的封装。6封装对双工器性能的影响本文通过ADS-momentum软件对4种WLP封装进行了仿真模拟,且根据仿真获得的S参