QuartusII基本设计流程

使用Quartus®II软件:简介2目的建立新的Quartus®II工程通过不同的设计输入方法来建立设计文件将设计编译至FPGA找到得出的编译信息建立设置和分配管理I/O约束配置〔编程〕FPGA3课程议程Altera器件介绍QuartusII软件特征概要设计方法工程设计输入编译设置和分配I/O管理编程/配置使用Quartus®II软件Altera及Altera产品介绍5PLD完整方案提供商High-density,

high-performanceFPGAsCPLDsASICsLow-costFPGAsDesignsoftwareDevelopmentkitsEmbedded

softprocessorsLow-costTransceiverFPGAsIntellectualProperty(IP)6QuartusII软件–两个版本SubscriptionEditionFeatureComparisonavailableonAlterawebsiteWebEditionDevicesSupportedAllSelectedDevicesFeatures100%95%DistributionInternet&DVDInternet&DVDPricePaidFree(nolicenserequired)使用QuartusII软件QuartusII开发系统特性概述QuartusII开发系统全集成设计工具多种设计输入方法逻辑综合布局布线仿真时序和功耗分析器件编程89QuartusII开发系统提供MegaWizard®Plug-InManager&SOPCBuilder设计工具TimeQuest时序分析工具增量编译特性PowerPlay功耗分析工具支持32&64-bitWindows&Linux支持Multi-processor处理欢送界面Gettingstartedwelcomescreen10TurnonoroffinTools

Options11QuartusII工作环境工程向导消息窗口状态窗口工具窗口12主工具条复位视图:Tools

Customize

Toolbars

ResetAll重新启动QuartusII文件控制按钮编译报告芯片规划器执行控制动态菜单引脚规划器TimeQuest时序分析工具13可别离窗口从QuartusIIGUI框架中别离子窗口(WindowmenuDetach/AttachWindow)Clicktodetachwindow再次单击来合并窗口使用QuartusII软件设计方法15典型的PLD设计流程综合(映射)-将设计转换为器件特定基元-进行优化，满足面积和性能和功耗约束要求-QuartusIISynthesis,PrecisionSynthesis,Synplify/SynplifyPro, DesignCompilerFPGA设计标准布局布线(适配)-参考面积和性能约束，将基元映射至目标器件的特定位置。-指定要使用的布局资源设计输入/RTL编码-设计行为或者结构化描述RTL仿真

-

功能仿真 (ModelSim®orQuartusIIsimulators)-验证逻辑模型和数据流程(没有时序延迟)

LEM512M4KI/O16典型的PLD设计流程时序分析(TimeQuestTimingAnalyzer)-验证是否到达性能标准-静态时序分析门级仿真-

时序仿真-验证设计能否在目标器件中工作

PCB板仿真和测试-

仿真电路板设计-板上器件编程和测试-使用SignalTapII

或者其他片内工具来进行调试tclk使用QuartusII软件QuartusII工程18QuartusII工程说明收集相关的设计文件和库必须有指定的顶层实体针对单个器件

在QuartusII设置文件(.QSF)中存储设置编译的网表信息会存储在db文件夹利用新工程向导建立新工程也可以由Tcl脚本建立19新工程向导工程名推荐用顶层文件名选择工作路径顶层实体命名不需要和顶层文件名相同File按钮基于一个存在的工程和设置重新建立一个新工程Tcl:project_new<project_name>任务20增加用户库路径Userlibraries(anydirectorycontainingfiles)MegaCore®/AMPPSMlibrariesPre-compiledVHDLpackages增加文件Tcl:set_global_assignment–nameVHDL_FILE*<filename.vhd>Tcl:set_global_assignment–nameUSER_LIBRARIES<library_path_name>*ReplacewithVERILOG_FILE,EDIF_FILE,AHDL_FILEorBDF_FILE增加设计文件Graphic(.BDF)VHDLVerilogEDIFVQMNotes:FilesinprojectdirectorydonotneedtobeaddedAddtop-levelfileiffilename&entitynamearenotthesameAbsolute&relativepathsaresupported21选择特定的型号选择器件家族和用筛选选项快速定位器件选择器件Tcl:set_global_assignment–nameFAMILY“devicefamilyname〞Tcl:set_global_assignment–nameDEVICE<part_number>新器件的预先支持22ChooseEDAtools&fileformatsAddorchangesettingslaterEDA工具设置SeehandbookforTclcommandformat23检查结果并点击完成选项完成24翻开存在的工程FileOpenProject…ORDouble-clicking.QPFfileautolaunchesQuartusIIsoftwareSelectfrommostrecentprojectslistORTaskswindowTcl:project_open<project_name>25Files&DesignUnits标签Files标签显示添加到工程里的文件选项OpenfilesRemovefilesfromprojectSetnewtop-levelentitySpecifyVHDLlibrarySelectfile-specificsynthesistool添加及删除ProjectAdd/RemoveFilesinProject…DesignUnits标签显示设计单元及类型VHDLentityVHDLarchitectureVerilogmoduleAHDL(AlteraHDL)subdesignBlockdiagramfilename26QuartusII工程文件及文件夹QuartusII工程文件(.QPF)QuartusII默认文件(.QDF)QuartusII设置文件(.QSF)Db文件夹包含编译设计信息SynopsysDesignConstraints(.SDC)TimeQuest时序约束文件27工程及默认文件QuartusII工程文件(QPF)QuartusII版本时间戳有效修订版本QuartusII默认文件(QDF)默认工程设置和分配名称:assignment_defaults.qdfor<revision_name>_

assignment_defaults.qdf在本地工程或者altera\<version>\quartus\bin目录中找到directory再bin中读取原始文件，复制到本地工程目录中QUARTUS_VERSION=“8.1"DATE=“08:37:10October19,2008"#ActiveRevisionsPROJECT_REVISION="filtref“PROJECT_REVISION="filtref_new"fir_filter.QPF28QuartusII设置文件(QSF)存储所有的设置和分配excepttiming使用Tcl语法用户可以进行编辑Note:SeeAppendixformorenotesonusingQSFfile.在文件最后参加新的分配找到其他TCL/QSF文件来组织分配增加用户注释(#)以及空白空间根据分类来重新组织QSF(Project菜单)See“QuartusIISettingsFileReferenceManual〞formoredetailsonQSFassignments&syntax29约束文件的优先级QSF文件工程目录下面的工程修订QDFfile<revision_name>_

assignment_defaults.qdf工程目录下面的QDF文件assignment_defaults.qdf

工程目录下面bin菜单QDF文件30工程管理工程压缩及恢复工程复制修订31工程压缩建立压缩文件CompressedQuartusIIArchiveFile(.QAR)Includesdesignfiles,QPFfile,&QSFfile(s)Optiontoincludedatabases(dbfolderinprojectdirectory)RecompilenecessaryifdatabasesnotincludedCreateslocalQDFfileforarchiveArchiveactivitylog(.QARLOG)使用例程Filestorage(e.g.versioncontrol)ProjecthandoffUsefulforsendingtoAlterasupportTcl:project_archive<project_name>32工程压缩ProjectMenuorTaskswindowViewfilestobeincludedinarchiveandselectfilestoaddtoorremovefromarchiveDatabaseinclusion33工程恢复解压缩.QAR工程菜单Tcl:project_restore<archive_file>解压缩路径压缩工程34工程复制复制及存储当前的工程到一个新的路径工程文件(.QPF)设计文件设置文件不包括用户库不会创立新的QDF文件，只需复制存在的QDF文件ProjectMenu35工程修订只存储QSF允许修订比照允许设计软件尝试不同的选项36建立修订建立新的修订Typerevisiondescription(optional)BaserevisiononanypreviousrevisionTcl:create_revision<revision_name>当前版本通过工程目录或任务窗37比照修订详细比照总结及结果和其他工程比照结果导出CSVfileToopen,clickComparebuttoninRevisionsdialogbox38工程总结需要熟悉工程设计流程用新工程向导建立新工程用工程压缩，复制，修订管理工程使用QuartusII软件设计输入QuartusII设计输入文本编辑器VHDLVerilog原理图编辑器结构图文件图像设计文件存储器编辑器HEXMIF3rd-partyEDA工具EDIF200VerilogQuartusMapping(.VQM)支持设计文件混合和匹配40设计输入方法Top-leveldesignfilescanbeschematic,HDL,or3rd-PartyNetlistFileBlockFileSymbolFileTextFileTextFileTextFileImportedfrom3rd-PartyEDAtoolsGeneratedwithinQuartusIIsoftwareTextFile.v,vlg,.vhd,.vhdl,.vqm.edf.edif.v.vhd.bsf.bdf.gdfTop-LevelFile.vor.vhdStateMachineFile建立新的设计文件41File

NeworinToolbarTaskswindowCreatenewfilesorstartNewProjectWizard42文本设计输入QuartusII文本编辑器特性功能注释HDL文本文件行号书签语法着色寻找/替换查找及高亮显示功能折叠/展开提供HDL模板输入文本描述VHDL(.vhd,.vhdl)Verilog(.v,.vlg,.Verilog,.vh)SystemVerilog(.sv)Verilog&VHDL支持VHDL-VHSIChardwaredescriptionlanguageIEEEStd1076(1987&1993)supportedIEEEStd1076.3(1997)synthesispackagessupportedVerilogIEEEStd1364(1995&2001)&1800(SystemVerilog)supported支持任何标准的文本编辑器SelectdifferenttexteditorappwithTools

OptionsforTextEditor

使用QuartusII集成的综合工具可以进行在线帮助43LearnmoreaboutHDLinAlteraHDLcustomertrainingclasses44文本编辑器特性插入模板书签(on/off/jumpto)折叠/扩展功能查询/高亮显示模板预览45原理图设计输入全功能原理图设计能力使用原理图编辑器建立简单的测试文件来理解Altera宏功能的功能PLL,LVDSI/O,memory,etc…建立顶层原理图，方便查看和连接把原理图文件(.BDF)转成HDL文件(VHDL/Verilog(File

Create/Update)

把HDL文件转成原理图文件(.BSF;blackbox)(File

Create/Update)Note: PleaseseetheAppendixforamoredetaileddiscussionoftheBlockDiagramEditorandschematicentry.Onlinetrainingavailable:UsingtheQuartusIISoftware:SchematicDesign46Altera宏功能预制的设计模块优势可配置设置，增加了灵活性“置入〞支持，加速了设计输入对Altera体系结构进行了预优化两种类型Altera专用宏功能〔以〞ALT〞开始〕参数化模块库〔以〞LPM〞开始，支持业界标准逻辑功能〕举例Multiply-accumulate(ALTMULT_ACCUM)On-chipRAM/ROM(ALTSYNCRAM)PLL(ALTPLL)DDR/QDRmemoryinterface(ALTMEMPHY)Counter(LPM_COUNTER)Comparator(LPM_COMPARE)可以轻松实现并配置宏功能和IPGUI,commandlineorboth47MegaWizard插件管理器选宏功能或者IP语言和文件名称Commandline:qmegawiz<-silent><module|wizard>=<mf_name><ports¶metersoptions>file_nameTools

MegaWizardPlug-InManagerorTaskswindow48MegaWizard实例Multiply-AddmegafunctionLocatedocumentationinQuartusIIHelporthewebThreestepprocesstoconfiguremegafunctionResourceusageCustomizationoptionsUpdatinggraphicalrepresentation49MegaWizard输出文件选择DefaultHDLwrapperfileSelectableHDLinstantiationtemplateVHDLcomponentdeclaration(CMP)QuartusIIsymbol(BSF)VerilogblackboxBehavioralwaveform(.html)50存储器编辑器建立或编辑Memory初始化文件用IntelHEX(.HEX)orAltera-specific(.MIF)格式设计输入

初始化Memory块(ex.RAM,ROM)duringpower-up仿真支持Memory初始化值仿真51File

NeworTaskswindow1)HEXorMIFformat建立Memory初始化文件2)Selectmemorysize3)Memoryspaceeditoropens52选择地址位置直接填写值OR选择地址右键选择填写数值OR可以从excel文档拷贝和粘贴编辑内容编辑memory文件内容保存为.HEXor.MIFfileSpecifycustomcellfillRepeatingsequenceIncrement/decrementcount53在设计中用Memory文件SpecifyMIForHEXfileinMegaWizardMayalsospecifyMIForHEXfileinHDLusingtheram_init_fileattribute54EDA接口和产生网表文件的业界标准EDA工具进行接口EDIF200(.EDF)VerilogQuartusMapping(.VQM)导入netlistfilesSpecifyEDAtoolintheQuartusIIsoftwaresettingsInstantiateblock(s)indesignAdd.EDF/.VQMfile(s)toQuartusIIproject553rd-Party综合工具支持MentorGraphics®LeonardoSpectrum™

PrecisionRTLSynthesis™SynopsysDesignCompilerFPGAFPGACompilerIISynplicitySynplifySynplifyPro使用QuartusII软件QuartusII编译57QuartusII完整编译流程*DesignFilesAnalysis&ElaborationSynthesisFitterConstraints&SettingsConstraints&SettingsFunctionalSimulationGate-LevelSimulationEDANetlistWriterFunctionalNetlistPost-FitSimulationFiles(.vho/.vo)Programming&Configurationfiles(.sof/.pof)TimeQuestTimingAnalysisAssembler*Thisisthetypicalflow.Othermoduleexecutableswillbeaddedifadditionalsoftwarefeaturesareenabled.58开始编译进行全编译开始分析和细化只检查语法和构建数据库开始分析和综合综合和优化代码启动适配器Places&routesdesignGeneratesoutputnetlists启动汇编器Generateprogrammingfiles开始TimeQuestTimingAnalyzer开始I/O分配分析启动设计助手Processing选项59编译设计流程标准流程总体上对设计进行编译进行全局优化渐进式〔增量编译〕流程(新工程默认选择)用户控制对设计〔设计区分〕所选择的部件何时及怎样进行编译〔或者重新编译〕根据后综合或者后适配网表进行渐进式编译优势缩短了编译时间保持、改进了编译结果使能更快的时序收敛自上而下或者自下而上的流程Top-down:Singleprojectwithseparatedesignpartitions(individualflow)Bottom-up:Multipleprojectsjoinedtogetherintoone(team-basedflow)60A+B+B’TOPA:inst1B:inst2增量编译概念TOPA:inst1B:inst2=只对已经修改的逻辑中指定的局部进行重新综合或者重新适配Choosetoreusepost-synthesisorpost-fitnetlistforTOPandANote:Formoredetailsonusingincrementalcompilation,pleaseattendthecourse“QuartusIISoftwareDesignSeries:Optimization,〞watchtheonlinetraining“IntroductiontoIncrementalCompilation,〞orviewbuilt-ininteractivetutorial(Module7:AdvancedTopics)B’:inst261状态和消息窗口Viewmenu

UtilityWindows消息窗口显示通告、报警以及错误信息可以人为加上标记以作为提示

状态条指示编译中每一阶段的进展62查看编译结果利用QuartusII图形工具

理解设计流程

验证正确的设计结果调试不正确的结果编译报告查看器RTL&TechnologyMap器件规划器ChipPlanner63编译报告图形窗口包含所有编译过程信息资源利用率器件pin-out设置和约束消息当编译开始自动翻开推荐:通过编译报告窗口查看具体信息工程目录下文本文件也可查看相关信息Ex.<project_name>.fit.rpt&<project_name>.map.rpt64编译报告含有所有的处理信息：资源占用、时序分析、引出文件、消息Eachcompilerexecutablegeneratesseparatefolder65实例:源文件读取源文件读取表列出所有设计相关文件(user-coded&library)及文件类型和位置66详细的资源使用实例:资源使用67编译总结编译过程包括综合和布局布线编译报告包含详细的编译信息使用QuartusII软件设置和分配69综合和适配控制使用两种方法进行控制设置工程全局切换分配

(逻辑选择；约束等)独立的实体/节点控制利用Assignments菜单进行访问存储在QSF文件中70设置实例器件选择综合优化适配器设置物理综合设计助手位于Settings对话框中AssignmentsmenuSetProjectandCompilerSettingstaskinTaskswindow71设置对话框改变设置顶层实体目标器件增加/去除文件库VHDL’87or‘93?Verilog‘95,’01orSystemVerilog?EDA工具设置

时序设置编译器设置综合设置适配器设置仿真器设置功耗分析设置Tcl:set_global_assignment–name<assignment_name*><value>7212灵巧编译不需要时，可跳过所有的编译器模块(i.e.elaboration,synthesis,etc.)节省编译时间

使用更多的磁盘空间生成版本兼容的数据库编译过程设置Tcl:set_global_assignment-nameSMART_RECOMPILEON73Compilationspeed/fittereffortStandardfitHighesteffortLongestcompiletimeFastfitFastercompilebutpossiblylesserdesignperformanceAutofitCompilestopsaftermeetingtimingConservesCPUtimeWillmimicstandardfitforhard-to-fitdesignsDefaultfornewdesignsOnefittingattempt适配器设置Tcl:set_global_assignment–nameFITTER_EFFORT“<EffortLevel>〞74分配编辑器(AE)使用分配编辑器Cancopy&pastefromclipboard按列排列使能/禁止独立分配分配菜单及任务窗口分配编辑器工具条按行排列75使用分配编辑器从下拉菜单中选择分配，设置值双击单元，直接编辑或者输入名称启动节点发现器或者从分配组中进行选择76节点发现器使用通配符按照名称进行搜索(?or*)在所选的实体或者底层层次上列出找到的节点使用过滤器来选择所要显示的节点类型选择左边的节点，使用箭头去掉右边的节点在某些层次级上定位节点显示符合搜索标准的节点77分配组为用户定义的节点组分配名称允许单个分配来约束整个组成员排除的成员建立并命名组78编辑多个分配UseEditbar,auto-fill,copy&pasteEditmultipleI/OstandardsatonceAuto-fillmultipleadjacentcells79AE动态检查是否是有效地约束不同的颜色显示不同的状态Grey–disabledBlack–appliedYellow–assignmentwarningDarkred–incompleteBrightred–error/illegalvalueGreen–enternewassignment80AETclCommandsEquivalentTclcommandsdisplayedasassignmentsareenteredManuallycopytocreateTclscriptsExportcommand(Filemenu)writesallassignmentstoa