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文档简介

VHDL语言设计参考VHDL最重要的应用之一就是设计电路的执行规范，语法规则与Testbench相一致。对于一个大型设计，通常需要定义多个实体/结构对并且将他们连接在一起形成一个完整的电路。实体定义用于描述电路的输入/输出端口；结构体定义是VHDport(in_port:inbit_vectorarchitecturecomp_nameofentity_nameisbegin如何创建VHDL测试平台的测试平台通常会更复杂并且花费在测试上的时间也远远大于在电路综合阶段-一个器件实体声明和相关于端口映射（portmap）声明；其中器件的Assertcondition_expression能接受单个字符串表达式作为参数，如果遇到report“Thisisthefirstlineofthemessag“Thisisthesecondlineofthemessage.”另一种创建测试信号激励源的途径可以用一个连续的固定输入信号向量和预期输出信号值usework.crc8s;--获取设计中的工作库architecturestimulusoftestcrcisCRC_Sum:outstd_logicsignalCRC_Sum:std_lotypetest_recordisrecord--定义一个CRC_Sum:std_logic_vecttypetest_arrayisarray(positiverange<>)oftest_recordconstanttest_vectors:test_arra(‘0’,’1’,’0’,”(‘1’,’0’,’0’,””),--‘H’(‘1’,’0’,’1’,”(‘1’,’0’,’0’,”(‘1’,’0’,’0’,”(‘1’,’0’,’1’,”(‘1’,’0’,’0’,”(‘1’,’0’,’0’,” (‘1’,’0’,’0’,””),--‘e’(‘1’,’0’,’1’,”beginUUT:crc8sportmap(Clk,Set,Din,CRC_Sum);--提供激励信号源和检查输出vector:=test_vectors(indeifCE=’1’thenif(vector.CRC_Sum/=“”repor

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