一种用CPLD实现的短帧交织器设计

33交织器的设计33交织器的设计1引言通信技术的发展，对于系统可靠性的要求不断提高，特别在移动通信领域，数字信号的传输过程常会伴随有各类的干扰源，从而使得信号产生失真，影响通信质量。纠错编码技术可以纠正信道中的随机干扰产生的数字信息序列的随机错误。但是，仅利用纠错编码技术，对于传输过程中的突发性干扰，需要借助于很长的码字，这样会增加编译码器的复杂性，同时也会产生较大的时延。交织技术作为一项改善通信系统性能的方式，将数据按照一定的规则打乱，把原先聚集成片的误码分散，使得突发性错误转化为随机性错误，这样,纠错后的误码个数则在纠错码的纠错范围内，接收端就可以用较短的码字进行纠错。2交织器的性能分析2.1交织器类型的选择原则常用的交织器主要有3种：矩阵分组式、伪随机式和半伪随机式[1]。矩阵分组式交织器，由于序列较短的伪随机数之间的相关特性较大，对于实时性要求高、信息帧较短的通信系统，性能优于伪随机和半伪随机式交织器。随着信息帧长度的增加，交织长度也相应增长，此时若采用矩阵分组交织器，交织前后信息序列的不动点增多，伪随机数产生更加均匀，交织前后的序列相关性减小，所以对于译码精度要求较高的通信系统，应采用随机交织器。半伪随机交织方式则为折衷的方案。2.2矩阵分组交织原理分组交织器的结构较为简单，他是一个的矩阵。他按行的顺序写入存储器,类型：出，再按列的顺序读出。A型分组交织器和称为 A型交织器；根据读出方式的不同,B型分组交织器。按行写入,按列的先后分组交织器可分为两种不同的顺序逐列读按行写入，按列的倒序读出，而对于每一列则是按照从最后一行向第一行的顺序读出，称为即从最后一列向第一列读出,B型交织器。如图 i所示,假设信息比特的输入顺序是：d2n,…,dmi,dm2,…,dmn。对于A□□□□□□,d11,d12,…，din,d21,d22,…，读出顺序为：d11，d21，…，dmi,d12,d22,…，顺序为：dmn,…,dm2,…， din,d2n,…，d2n,d1n,…，dm2,…，dmn；对于B型分组交织器，读出d22,d12,dmi,…， d2l,dii。对于任何长度lDm□□□□□□□□□□□□□□n-1□□□□□□□□独立差错。本节针对CDMA2000的话音标准速率为9.6kb口s,相应每帧数据长度为192b。给出了用可编程逻辑器件来实现MaX+Plus］，采用自顶向下A型分组比特交织器。采用的软件开发环境是(Top-Down)□□□□□□3.1交织形式的选择交织形式的选择应保证传输的数字序列在交织前后不动点性最小。CDMA2000□□□□□□□□□□□用的交织长度只能与此大致相当。 文献三种交织型式，如表1所示。分析可知，每组16b□□，□□□□□ 192b。192b,每帧大约为［2］计算比 较了12D16,最少,并且相关20ms。那么可选13D15,14D14我们的设计应采用 12组码字进行交织,袅1变蚂形式的送挥比较I窜X15HXL4支赳器不妨也布最z*iflJL在4tn的当iiD.OR1O.D154a.137543.2整体设计本设计以RAM□□□□□□□, □□□□□□□□□ 3部分组成：地址产生模块、控制模块和作为交织数据存储的交织寄存器模块。□□□□□□□□□□□□□□□□□, 选取了2片RAM□□□□□□□存储。 采用乒乓的工作方式, 如此反复循环, 在保证传输实时性的条件下, 就完成了数据的交织。图2示出了具体的交织器的实现原理框图。该系统有 6个输入信号,分别□□□□□□□□ (DatainCLK),□□□□□□□□ (en),□□□□□□(sclr),□□□□□□□□ (DataoutCLK),□□□□□□□□ (Dataouten)和待交织信息序列。该系统有一个输出信号,为交织后的信息序列。44结语图之更雄si的混艇原理枢图3.3读写地址产生模块图3图之更雄si的混艇原理枢图3.3读写地址产生模块图3给出了应用MaX+PluS1软件对交织器读口写地址产生器进行设计的具体的电路连接图。图4给出了选用MaX+PluS图4给出了选用MaX+PluS□软件菜单命令 File口CreateDefaultSymbol,生成的读／写地址产生器的逻辑符号。辑符号一样，在图形设计文地址外，还有一个进位信号这样该读／写地址产生器就可以像其他逻件中任意调用。该逻辑符号的输出除了CAR。□□□□□□□□□□□□□□□□□□□8位读／写3.4交织器的整体电路图3.4交织器的整体电路图5给出了应用MaX+PluS1软件实现的交织器设计的整体逻辑原理图。3个二选一的选择器。其中有2个选择器在控制信号的作用下分别完成对片RAM□□□□□□□□,号进行相应的取非操作。另一个选择器完成对择器的最终输出数据作为交织后的数据。个半周期的延时，所以应用了因为2片RAM□□□□□□□□□,2片RAM输出由于数据在存入和读出2个D3个二选一的选择器。其中有2个选择器在控制信号的作用下分别完成对片RAM□□□□□□□□,号进行相应的取非操作。另一个选择器完成对择器的最终输出数据作为交织后的数据。个半周期的延时，所以应用了因为2片RAM□□□□□□□□□,2片RAM输出由于数据在存入和读出2个D触发器dffc2来消除使所以应对控制信数据进行选择，选RAM□□□□□能信号与时钟之间的延时。数据输出端的D触发器mdff□□□□□□□□□□□□□□□□□根据系统的工作原理，设计出控制时序，进行仿真的结果如图6所示。系统仿真时输入交织器的串行码组为0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，1，1，1，1，1，1，1，1，1，1，1，1，1，1，1，1交替序列，由A型分组交织器的工作原理可知，得到的交织后的输出数据为O，1交替的序列。该波形仿真结果表明交织器正常工作。从图6中可以看出，该交织器从待交□□□□□□□□□□□□ 7.79.s□□□□□□□□□的数据为0是因为RAM□□□□□□□□ 0。UUUU1冈她2图6交蛔修的时序扬真lioji；,UUUU1冈她2图6交蛔修的时序扬真lioji；,nnnnnnnnnnnnnnnnj图5丈取鼎的整小iT懂原理国<9^1/f**亡7oom3.5解交织器的设计解交织是交织的逆过程，这决定了解交织器和交织器对于 交织数据在交织矩阵中的读／写顺序正好相反。在解交织器的设计中．改动的部分只是在 2片RAM□□□□□□□□□□□加□□□□□□□□□□□□□□□□ 据按交织地址写入，按顺序地址读出，进而完成解交织过程，恢