数字电路 综合练习题及答案

复习课VerilogHDL语法类题目A=4’b1101,B=3’b001,C=4’b1001,则A^B=

，^{A,C}=

。概念类题目VerilogHDL语言可以进行

级建模、

级建模和

级建模。传统电路系统设计采用

设计方法，现代EDA设计采用

设计方法。行为寄存器传输门4’b1100(位数不同时右对齐，高位补零)1缩位运算符，结果是一位值

自底向上自顶向下程序类题目一moduleSM1(clk,ina,rst,out); inputclk,ina; outputout; regout; parameters0=3'b00,s1=3'b01,s2=3'b10,s3=3'b11; reg[0:1]state; always@(posedgeclkornegedgerst) beginif(~rst)beginstate<=s0;out=0;endelse case(state) s0:beginstate<=(ina)?s1:s3;out=0;end s1:beginstate<=(ina)?s2:s0;out=0;end s2:beginstate<=(ina)?s3:s1;out=0;end s3:beginstate<=(ina)?s0:s2;out=1;end endcase endendmodule阅读如下VerilogHDL程序，画出rst=1时的状态图，并分析其功能。。。。 case(state) s0:beginstate<=(ina)?s1:s3;out=0;end s1:beginstate<=(ina)?s2:s0;out=0;end s2:beginstate<=(ina)?s3:s1;out=0;end s3:beginstate<=(ina)?s0:s2;out=1;end endcase。。。。0/0

0/0

0/1

0/0

S0

S1

S3

S2

模4可逆计数器程序类题目二用VerilogHDL语言实现一个模为11的计数器（同步置数），计数顺序为1

2

3

……

10

11

1…写出实现代码。如果用74161芯片实现该计数器，写出设计过程，并画出电路图程序类题目二moduleCNT(clk,nld,out); inputclk,nld; outputout; reg[3:0]out; always@(posedgeclk) begin if(~nld)out=1;elseif(out==11)out=1;elseout=out+1;endendmodule4．用VerilogHDL语言实现一个模为11的计数器（同步置数），计数顺序为1

2

3

……

10

11

1…写出实现代码。如果用74161芯片实现该计数器，写出设计过程，并画出电路图程序类题目三module seq102(cp,D,Z); input cp;input[3:0]D; output Z;wire cp,nCR,nLD;//wire[3:0]Q;CtxU1(cp,nCR,nLD,D,Q);//assignnCR=1;assignnLD=~(Q[3]&&Q[2]);//assignZ=^Q;//endmodule仔细阅读如下VerilogHDL程序，在//后面写出注释，并分析该module的功能module Ctx(cp,nCR,nLD,D,Q); input cp,nCR,nLD;input[3:0]D;output[3:0]Q; reg [3:0]Q;//always @(posedgecp)//begin if(nCR==0)Q=4'b0000;//elseif(nLD==0)Q=D;//elseQ=Q+1;//endendmodule程序类题目三module seq102(cp,D,Z); input cp;input[3:0]D; output Z;wire cp,nCR,nLD;//定义wire型变量wire[3:0]Q;CtxU1(cp,nCR,nLD,D,Q);//例化Ctx元件assignnCR=1;assignnLD=~(Q[3]&&Q[2]);//对nld连续赋值assignZ=^Q;//计算Q的按位异或endmodule仔细阅读如下VerilogHDL程序，在//后面写出注释，并分析该module的功能module Ctx(cp,nCR,nLD,D,Q); input cp,nCR,nLD;input[3:0]D;output[3:0]Q; reg [3:0]Q;//定义Q为4位寄存器向量always @(posedgecp)//对时钟cp上升沿敏感begin if(nCR==0)Q=4‘b0000;//同步清零elseif(nLD==0)Q=D;//同步置数elseQ=Q+1;//加法计数endendmodule答案：利用同步置数设计一个M=13的计数器。生成序列：0110100110010一、由555定时器、3-8线译码器74HC138和4位二进制加法器74LVC161组成的时序信号产生电路如图所示。1.试问555定时器组成的是什么功能电路？计算vo1输出信号的周期；试问74LVC161组成什么功能电路？列出其状态表；画出图中vo1、Q3、Q2、Q1、Q0

及L的波形。1．555定时器组成多谐振荡器。

2．74LVC161组成五进制计数器,电路状态表如表所示3．vo1、Q3、Q2、Q1、Q0及L的波形如图。1011110011001101110111101110111111111011

二、时序电路如下图所示，已知A、CP的波形，试对应画出Q1、Q0输出波形。(假设电路的初态为00)

1

CP

1J

C1

1K

1J

C1

1K

Q1

Q0

A

1

A

R

解答：000101100010001111A01110111600010110500010110400110Q100001Q001111R111111K100110J110011R011111K003+1312+1211J0CP11011111171101100117+

1

CP

1J

C1

1K

1J

C1

1K