谭会生eda实验报告八位加法器

EDA实验报告学院：电气学院班级：电科1班学号：12401720126姓名：刘明煌实验二八位加法器是设计实验目的进一步熟悉掌握QuartusⅡ。进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的应用。学习和掌握VHDL进程语句和元件例化语句的使用。实验内容设计并调试好8位加法器电路ADDER8B,并用GW48-CK或其他EDA实验开发系统进行硬件验证。实验条件开发软件：QuartusⅡ。实验设备：GW48-CKEDA实验开发系统。拟用芯片：EPM7128S-PL84.实验设计系统原理框图为了简化设计并便于显示，本累加器电路adder8b的设计分为两个层次，其底层电路包括4位二进制adder4b源程序，再由两个4位二进制并行加法器级联而成。Adder4b电路图Adder8b电路图VHDL程序累加器adder8b的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。Adder4b的VHDL源程序：--ADDER4B.VHDLIBARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.SLL;ENTITYADDER4BIS--4位二进制并行加法器PORT(C4:INSTD_LOGIC;--低位来的进位A4:INSTD_LOGIC_VECTOR(3DOWNTO0);--4位加数B4:INSTD_LOGIC_VECTOR(3DOWNTO0);--4位被加数S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--4位和CO4:OUTSTD_LOGIC);--进位输出ENDENTITYADDER4B;ARCHITECTUREARTOFADDER4BISSIGNALS5:STD_LOGIC_VECTOR(4DOWNTO0);SIGNALA5,B5:STD_LOGIC_VECTOR(4DOWNTO0);BEGINA5<=0&A4;--将4位加数矢量扩为5位，为进位提供空间B5<=0&B4;--将4位被加数矢量扩为5位，为进位提供空间S5<=A5+B5+C4;S4<=S5(3DOWNTO0);CO4<=S5(4);ENDARCHITECTUREART;Adder8b的VHDL源程序：--ADDER8B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.SLL;ENTITYADDER8BIS--4位二进制加法器级联成8位二进制加法器PORT(C8:INSTD_LOGIC;A8:INSTD_LOGIC_VECTOR(7DOWNTO0);B8:INSTD_LOGIC_VECTOR(7DOWNTO0);S8:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CO8:OUTSTD_LOGIC);ENDENTITYADDER8B;ARCHITECTUREARTOFADDER8BISCOMPONENTADDER4BIS--对要调用的ADDER4B定义界面端PORT(C4:INSTD_LOGIC;A4:INSTD_LOGIC_VECTOR(3DOWNTO0);B4:INSTD_LOGIC_VECTOR(3DOWNTO0);S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO4:OUTSTD_LOGIC);ENDCOMPONENTADDER4B;SIGNALSC:STD_LOGIC;--4位加法器的进位标志BEGINU1:ADDER4B--例化（安装）一个4位二进制加法器U1PORTMAP(C4=>C8,A4=>A8(3DOWNTO0),B4=>B8(3DOWNTO0),S4=>S8(3DOWNTO0),CO4=>SC);U2:ADDER4B--例化（安装）一个4位二进制加法器U2PORTMAP(C4=>C8,A4=>A8(7DOWNTO4),B4=>B8(7DOWNTO4),S4=>S8(7DOWNTO4),CO4=>CO8);ENDARCHITECTUREART;仿真波形设置本程序包括两个程序，因此先进行底层的累加器adder4b的方针，在进行顶层adder8b的仿真，下图为adder4b的输入设置及可能结果估计图。同理可进行adder8b仿真输入设置及可能结果估