第六章时序电路计数器

第6章时序逻辑电路6.3计数器计数器：用来累计和寄存输入脉冲个数的时序逻辑器件。作用：可以计数，分频；可以构成时间分配器，实现对数字系统的定时；还可以实现程序控制；此外，还可以进行数字运算。一、计数器的分类进位模数模2计数器非模2计数器进位模数是2n如十进制计数器计数脉冲输入方式同步计数器异步计数器只有一个时钟信号多个时钟信号计数增减趋势递增计数器递减计数器又称加法计数器又称减法计数器双向计数器又称可逆计数器电路集成度小规模集成计数器中规模集成计数器若干个触发器4个触发器二、2n计数器的组成规律1、2n进制同步加法计数器假定用JK触发器实现，其各级激励方程为：每一个触发器在CP作用下同时触发，最低位每来一个脉冲就翻转一次，其他各位在其全部低位均为“1”时，低位向高位进位，在CP作用下才翻转。各级的激励方程为：以4位为例，逻辑图：2、2n进制同步减法计数器最低位触发器每来一个脉冲翻转一次，而高位触发器只有在低位全部为0，需向高位借位时，在时钟脉冲的作用下才翻转，选用JK触发器，各级触发器激励方程如下：逻辑图自己画出3、2n进制异步加法计数器波形图，下降沿触发：CPQ0Q1Q22n进制异步加法计数器逻辑图：CPQ1Q2Q0“1”“1”“1”2n进制异步加法计数器波形图，上升沿触发：CPQ0Q1Q2Q0Q12n进制异步加法计数器，逻辑图：1DC11DC11DC1CPQ0Q1Q2Q2Q0Q14、2n进制异步减法计数器波形图，下降沿触发：Q0Q0Q1Q1Q2逻辑电路图CPQ1Q2Q0“1”“1”“1”Q1Q02n进制异步减法计数器波形图,上升沿触发：Q0Q1Q2逻辑电路图：1DC11DC11DC1CPQ0Q1Q2Q2Q0Q1三、集成计数器集成计数器具有功能较完善、通用性强、功耗低、工作速率高且可以自扩展等许多优点，因而得到广泛应用。目前由TTL和CMOS电路构成的MSI计数器都有许多品种，下表列出了几种常用TTL型MSI计数器的型号及工作特点。常用TTL型MSI计数器74LS90是二—五—十进制异步计数器，其内部逻辑电路及传统逻辑符号分别如下图所示。它包含两个独立的下降沿触发的计数器，即模2(二进制)和模5(五进制)计数器；异步清0端R01、R02和异步置9端S91、S92均为高电平有效。采用这种结构可以增加使用的灵活性。74LS196、74LS293等异步计数器多采用这种结构。

1.异步集成计数器74LS90

（1）简介74LS90计数器(a)逻辑图；(b)传统逻辑符号；(c)结构框图当R01R02=1，S91S92=0时，无论时钟如何，输出全部清0；而当S91S92=1时，无论时钟和清0信号R01、R02如何，输出就置9。这说明清0、置9都是异步操作，而且置9是优先的，所以称R01、R02为异步清0端，S91、S92为异步置9端。（2）功能当满足R01R02=0、S91S92=0时电路才能执行计数操作，根据CP1、CP2的各种接法可以实现不同的计数功能。当计数脉冲从CP1输入，CP2不加信号时，QA端输出2分频信号，即实现二进制计数。当CP1不加信号，计数脉冲从CP2输入时，QD、QC、QB实现五进制计数。实现十进制计数有两种接法。图7-2(a)是8421BCD码接法，先模2计数，后模5计数，由QD、QC、QB、QA输出8421BCD码，最高位QD作进位输出。图7-2(b)是5421BCD码接法，先模5计数，后模2计数，由QA、QD、QC、QB输出5421BCD码，最高位QＡ作进位输出，波形对称。两种接法的状态转换表(也称态序表)见表7-3。两种接法的态序表74LS90构成十进制计数器的两种接法(a)8421BCD码接法；(b)5421BCD码接法【例】用74LS90实现模7计数器。

（3）应用解：有8421BCD码和5421BCD码两种接法，并且有异步清0和异步置9功能，因此可以用四种方案设计。即用异步清0法或者异步置9法，跳过多余状态。异步清0：计数器在S0~SM-1共M个状态中工作，当计数器进入SM状态时，利用SM状态进行译码产生清0信号并反馈到异步清0端，使计数器立即返回S0状态。置数法和清0法不同，由于置数操作可以在任意状态下进行，因此计数器不一定从全0状态S0开始计数。它可以通过预置功能使计数器从某个预置状态Si开始计数，计满M个状态后产生置数信号，使计数器又进入预置状态Si，然后再重复上述过程。(a)清0法；(b)置数法①异步清0法（8421BCD码接法和5421BCD码接法）。计数范围是0~6，计到7时异步清0。■8421BCD码接法的态序表如表所示。计数器输出QD、QC、QB、QA的有效状态为0000~0110，计到0111时异步清0，译码状态为0111，利用部分译码设计译码门，故R01R02=QCQBQA，即当QC、QB、QA全为高时R01R02=1，使计数器复位到全0状态。清0法8421BCD码态序表电路图：■5421BCD码接法的态序表如表所示。计数器输出QA、QD、QC、QB的有效状态为0000~1001，计到1010时异步清0，译码门逻辑方程为R01R02=QCQA。两种接法的波形图和逻辑电路分别如图7-11(a)、(b)所示。从波形图中可看出，在过渡态0111和1010中，输出端都有“毛刺”，这是异步清0产生的。清0法5421BCD码态序表电路图：②反馈置9法。以9为起始状态，按9、0、1、2、3、4、5顺序计数，计到6时异步置9。