XilinxISE软件简单教程

§1.4软件使用—ISE9.1新建工程工程新建设计文件设计编译改错设计仿真测试设计文件下载——适配、编程、下载1设计一个模16计数器要求：1、系统输入时钟48MHZ2、系统输出1HZ信号，用LED指示灯显示；3、系统输出模16数据，用4个LED指示灯显示；4、系统下载配表管脚：CLK：T8模16四个LED1-4：C10、A10、B10、A91HZ信号LED:B821、启动软件启动program/xilinxise9.1/projectNavigator到以下图界面32、建立工程工程【file】--【newproject】如以下图所示，键入工程的名称和保存工程各文件的地址〔注意工程文件名不要用中文，开头不要用数字〕43、设置参数建好后击“下一步〞，新工程对话框如以下图所示，按以下图配置参数54、参数设置完善建然后一直NEXT到以下图点完成65、新文件的输入【project】--【newsource】如以下图所示75、新文件的输入输入文件名〔不要同工程名相同，选VHDLModule86、新文件输入完善一直单击“下一步〞直到完成到以下图,在右窗中输入源程序9libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycnt16isport(clk:instd_logic;dout:outstd_logic_vector(3downto0);dclk1:outstd_logic);endcnt16;architectureBehavioralofcnt16is signalclk1:std_logic:='1'; signalq:integerrange0to24000000:=0; signalw:std_logic_vector(3downto0):="0000";Begindclk1<=clk1;dout<=notw;设计输入例程10t1:process(clk)begin ifclk'eventandclk='1'then ifq=23999999then q<=0;clk1<=notclk1; elseq<=q+1; endif;endif;endprocess;t2:process(clk1)beginifclk1'eventandclk1='1'thenifw=9thenw<=〞0000“; elsew<=w+1;endif;endif;endprocess; endBehavioral;设计输入例程117、程序语法检查点中源文件，双击处理窗中的CheckSyntax12查看报告窗，并对错误进行修改，再运行CheckSyntax，直到报告窗为Successfully138、功能仿真【project】--【newsource】，键入仿真文件名，直到完成14仿真建立的完善Sourefor中选Bh..Simulation，在仿真文件右窗中输入鼓励信号的波形参数值。15Clk赋值：16仿真运行点中仿真文件，双击处理窗中的SimulateBehavioralModel.17观看显示波形18管脚适配Sourcesfor设置为Synthesis..，选中要适配的文件。双击处理窗的AssignPackagePins，该操作会提示生成一个.ucf文件，选是19按以下图在LOC位置把管脚分配好，并保存20文件编程退回源窗和处理窗，选中下载文件，运行处理窗GenerateProgrammingFile，生成.Bit下载文件，关闭产生的对话框XilinxWebtalkDialog。21文件下载实现连接开发板，翻开电源，点中下载源文件,双击处理窗中的ConfigureDevice。选JTAG模式。22下面窗口选JTAG，点Finish23配置窗口中选BIT下载文件，点Open,关掉第三