第五章 MOS集成电路的版图设计-1

第五章

MOS集成电路的版图设计CMOS集成电路的制造硅集成电路是在称为圆片﹝wafer﹞的较大圆形硅片上制造的。直径一般为100~300mm厚度约0.35~1.25mm一个规模较大的硅电路每边大约1cm在集成电路制造过程中， 圆片从抛光的裸表面开始 需要经过几千个步骤硅圆片及其芯片部位ClassificationofSiliconTechnologyIC设计主要流程系统总体方案电路设计工艺设计版图设计生成PG带制作掩模版工艺流片测试、划片封装复杂的物理化学过程硅平面工艺是制造MOSIC的基础。利用不同的掩膜版，可以获得不同功能的集成电路。因此，MOSIC版图的设计就成为开发新品种和制造合格集成电路的关键。目前的版图设计方法有三种：1、人工设计人工设计和绘制版图，有利于充分利用芯片面积，并能满足多种电路性能要求。但是效率低、周期长、容易出错，特别是不能设计规模很大的电路版图。因此，该方法多用于随机格式的、产量较大的IC或单元库的建立。二、计算机辅助设计（CAD）

在计算机辅助设计系统数据库中，预先存入版图的基本图形，形成图形库。设计者通过一定的操作命令可以调用、修改、变换和装配库中的图形，从而形成设计者所需要的版图。

在整个设计过程中，设计者可以通过CRT显示，观察任意层次版图的局部和全貌；可以通过键盘、数字化仪或光笔进行设计操作；可以通过画图机得到所要绘制的版图图形。利用计算机辅助设计，可以降低设计费用和缩短设计周期。三、自动化设计

在版图自动设计系统的数据库中，预先设计好各种结构单元的电路图、电路性能参数及版图，并有相应的设计软件。在版图设计时，只要将设计的电路图（Netlist）输入到自动设计系统中，再输入版图的设计规则和电路的性能要求，自动设计软件就可以进行自动布局设计、自动布线设计并根据设计要求进行设计优化，最终输出版图。芯片制造电子工业出版社本章内容电路设计、工艺设计和版图设计电路设计：根据电路的指标和工作条件决定组成电路各器件的参数（电参数和几何参数）工艺设计：根据各器件参数的要求，确定满足这些器件参数的工艺参数、工艺流程和工艺条件版图设计：按照电路设计和确定的工艺流程，把电路中的元件及其连线布置在硅片上，画出版图供制造各次光刻掩模版用参考教材《集成电路版图设计》清华大学出版社影印第五章内容MOS集成电路的工艺设计MOS集成电路的寄生效应CMOS电路中的锁定效应MOS集成电路的版图设计规则MOS集成电路的版图设计举例MOS集成电路的工艺设计MOS集成电路由于其有源元件沟道的不同、电路结构的不同分为PMOS、NMOS和CMOS集成电路等各种电路的制造工艺不尽相同工艺设计：电学特性、工艺参数MOS集成电路根据栅电极的不同分类铝栅工艺（栅电极为铝）硅栅工艺（栅电极为掺杂多晶硅）基本CMOS工艺基本步骤氧化层生长热扩散离子注入沉积光刻外延生长光刻版完成定制在硅片上不同区域应用以上步骤晶圆光刻胶（掩膜版）的选择SubstrateThinfilmResistcoatingExposureSubstrateThinfilmResistDevelopingPositiveresistNegativeresistEtchingResiststripping硅的局部氧化工艺以氮化硅作掩模，在下一步进行氧化前将露出的硅有选择地腐蚀掉一部分，减小硅的量，可是氧化后的表面与未氧化的硅表面基本保持在同一平面TYPICALCMOSFABRICATIONPROCESS硅栅工艺流程（图5-17）衬底的制备场区氧化光刻源、栅、漏区（有源区）栅氧化刻埋孔淀积多晶硅反刻多晶硅源、漏扩散低温淀积SiO2磷处理（调整阈值电压）刻接触孔蒸铝反刻铝合金化要求理解记忆工艺流程和剖面图硅栅工艺工艺特点利用中掺杂的多晶硅来代替铝作MOS管的栅极，更易获得合适的阈值电压由于硅具有耐高温的性质，所以将栅极作为源和漏的扩散掩膜。具有自对准作用硅栅工艺中金属和多晶硅纵向深度不同，因而可重叠“二层半布线”：一层铝、一层重掺杂多晶硅和一层重掺杂的扩散层工艺较复杂硅栅工艺：集成度高、速度快、芯片面积大大缩小2微米CMOS工艺技术器件的参数晶体管类型阈值电压器件的增益系数k沟道长度调制系数：lambda体效应因子电子和空穴有效迁移率击穿电压泄漏电流工艺参数栅长L=2.0微米栅氧化层厚度扩散层的深度、浓度阱深、浓度覆盖电容结型二极管模型参数结型电容模型参数寄生电阻参数温度效应参数噪声模型参数1974年发表了按比例缩小理论（维持器件内部的电场不变）所有器件的尺寸都缩小器件端电压也按同比例缩小衬底掺杂浓度要按同样比例增大器件的阈值电压不能严格按比例缩小器件工作电流按比例缩小电路工作速度按比例增大集成度按比例的平方倍增大动态功耗按比例的平方倍缩小CV规则按比例缩小理论恒定电压的按比例缩小规则器件的尺寸缩小a倍，所加电压保持不变衬底掺杂浓度增大a2倍通过离子注入使阈值电压不变导通电流增大a倍，电流密度增大a2倍静态功耗呈a倍增长速度呈a倍增长每个功能电路的功耗密度呈a3增长CMOS工艺的主要流程初次氧化一次光刻和离子注入硼退火和杂质再分布去除表面氧化层底氧生长沉积氮化硅并刻蚀场区P型场区阈值电压调整N型场区阈值电压调整场氧化去除氮化硅、栅氧化、NMOS阈值电压调整沉积多晶硅并光刻、刻蚀多晶硅图形离子注入形成源漏区低温沉积掺磷二氧化硅光刻引线孔并回流沉积第一层金属层并完成第一层金属引线的光刻和刻蚀制作双层引线间的介电材料光刻和刻蚀双层金属间的连接通孔第二层金属光刻与刻蚀体硅CMOS工艺设计中阱工艺的选择P阱工艺典型的P阱硅栅CMOS共有50多道工序，下面以主要工艺流程说明第一次光刻，刻出阱区注入孔阱区注入及推进去除SiO2，长薄氧，长Si3N4第二次光刻（有源区：源、漏、栅）第三次光刻，刻出N管场区注入孔长场氧，漂去SiO2及Si3N4，然后长栅氧第四次光刻，P管区光刻第五次光刻，多晶硅光刻第六次光刻，P+区光刻第七次光刻，N+区光刻长PSG第八次光刻，引线孔光刻第九次光刻，铝引线光刻第十次光刻，压焊块光刻N阱硅栅CMOS工艺可利用传统的NMOS工艺步骤类似于P阱CMOS工艺确定N阱区磷注入，形成N阱确定器件的位置和其他扩散区，生长场氧化层，生长栅氧化层，长多晶硅，刻多晶硅栅，淀积CVD氧化层，光刻引线接触孔，进行金属化双阱硅栅CMOS工艺除了阱的形成外，其余都与P阱工艺类似第一次光刻，确定阱区N阱注入和选择氧化P阱注入推进、形成N、P阱场区氧化第二次光刻生长栅氧化层第三次光刻淀积多晶硅，多晶硅掺杂第四次光刻第五次光刻……ProcessFeatures3.3VpowersupplyLOCOSisolation70ÅgateoxideN+polygateNWell(192)Aninitialoxide(barrieroxide)layerisgrownontheentirewafer.ItisthenetchedawaywithaNwellmask.Ahighenergy,largedosePhosphorusimpurityisimplantedthroughthewindow.PsubstrateP31PWell(191)PsubstrateB11WellDrive-InPsubstratePwellNwellIonimplantersintheearlydayscannotimplanttheimpurityatomsdeepenough,thusthewellformationtypicallyinvolvestwosteps:adepositionthoroughionimplantation,andadrive-intore-distributetheimpuritiesinahigh-temperatureenvironment.Theredistributionoccursnotonlyintheverticaldirectionbutalsolaterally.Inmanyprocesses,thelateraldiffusionincreasesthetransistorsizeandlimitsthedevicedensity.ThinOxide(120)PsubstratePwellNwellSiliconNitride(Si3N4,1500Å):protecttheactiveareasurfacefromoxidationPadoxide(200Å):reducethestressbetweensiliconnitrideandthesiliconsurfaceFieldOxide(LOCOS)PsubstratePwellNwellfieldoxideFieldoxideisabout4000ÅPFieldImplant(191)PsubstratePwellNwellP+P+P+B11RaisethefielddevicethresholdtoprovideisolationbetweenNMOSandPMOSdevicesRaisethewellconcentration(sometimeswithanotherdose)topreventNMOSdevicepunch-through.VtpImplant(197)PsubstratePwellNwellP+P+P+BF2Channelprofiling.TypicallyinvolvesmorethanoneimplantationstepsforadjustingPMOSdevicethreshold(shallow)andincreaseanti-punch-throughrobustness(deep).Poly(130)PsubstratePwellNwellP+P+P+Gateoxideis70ÅGateelectrodeisN+polyclappedwithtungstensilicideNLDD(198)PsubstratePwellNwellP+P+P+NMOSS/DExtension(SDE)P31PLDD(197)PMOSS/DExtension(SDE)PsubstratePwellNwellP+P+P+BF2N+Source/Drain(198)NMOSSource/DrainformationPsubstratePwellNwellP+P+P+AsP+Source/Drain(197)PMOSSource/DrainformationFollowedbyBPTEOSdepositionandCMPPsubstratePwellNwellP+P+P+BF2Contact(156)Contactopeningonpoly,N+,andP+PsubstratePwellNwellP+P+P+ContactImplant(198)PsubstratePwellNwellP+P+P+Itiscommontoover-etchthecontactholetoremoveunwantedoxide.Intheprocess,siliconsurfaceisdamaged,andleakageislikely.N+(P31)implantfirstwithN+mask(198),andthenblanketP+(BF2)implant,followedbyanannealingstep.Thecontactholeisthenfilledwithabarrierlayerfollowedbytungstenplug.Metal1(160)Metal1depositionandetchILDdepositionandCMPPsubstratePwellNwellP+P+P+Via1(178)Via1openingBarrierlayerdepositionandtungstenplugdepositionTungstenplugetchbackPsubstratePwellNwellP+P+P+Metal2(180)Metal2depositionandetchILDdepositionandCMPPsubstratePwellNwellP+P+P+Via2(179)Via2openingBarrierlayerdepositionandtungstenplugdepositionTungstenplugetchbackPsubstratePwellNwellP+P+P+TopMetal(184)TopmetaldepositionandetchPassivationlayerdeposition:oxide,SOG,andsiliconnitridePassivationopening(107),notshownPsubstratePwellNwellP+P+P+剖面图讨论场管的阈值电压增大工作电压为5伏，要求此阈值电压大于10~15伏双层金属布线CMOSIC最少需要多少次光刻？多布一层金属至少多2次光刻课堂分析课堂分析扩散层金属层多晶硅（A）（B）（C）MOS集成电路的寄生效应寄生参数对电路工作和性能的影响寄生电阻寄生电容寄生沟道寄生双极型晶体管寄生电阻延迟时间常数：RC，得公式（5-1）铝线、多晶硅连线和扩散连线（表5-1）IC内连线电阻的估算内连线长度的经验估算：Leff=A1/2/2，A：芯片面积减少寄生电阻的方法工艺技术的发展金属铜作引线电导率低Cu污染严重例题已知：采用1微米工艺，n+重掺杂多晶硅互连方块电阻15Ω/□，多晶硅与衬底间介质的厚度6000埃。求：互连长度为1毫米时所产生的延迟？导电层的选择VDD、VSS尽可能选择金属导电层多晶硅不宜用作长连线应保证晶体管等效电阻远大于连线电阻扩散连线尽可能短增加缓冲器，提高信号传输速度寄生电容MOS管的单位面积栅电容金属铝-薄氧化层-n+型扩散区之间的单位面积电容金属连线铝-场氧化层-P型衬底之间单位面积电容金属铝-厚氧化层-n+型扩散区之间的单位面积电容MOS管源、漏n+型扩散区之间的单位面积电容密勒电容等效于输入管栅漏覆盖电容对工作速度的影响Pn结电容两条平行铝连线之间的电容边际电场形成的电容Cff（FringingField）寄生沟道金属连线、扩散条、场氧化层形成寄生沟道，加大了泄漏电流提高场氧的阈值电压，使其不易导通场氧化层的厚度场区注入与衬底同型的杂质，以提高衬底表面浓度介电常数低的氧化层介质加大可能产生寄生MOS管的布线间隔使用场阈值电压高的金属材料使用衬底反向偏置电压来提高阈值电压寄生双极型晶体管以正常的MOSFET的源、漏和衬底为E、C、B的寄生三极管由场区MOSFET的源、漏和衬底为E、C、B的寄生三极管产生寄生电流，导致电路性能的衰退或电路失效例如在存储单元中，栅极板上的电荷会泄放掉第五章内容MOS集成电路的寄生效应CMOS电路中的锁定效应MOS集成电路的工艺设计MOS集成电路的版图设计规则MOS集成电路的版图设计举例锁定效应Latchup又称为闩锁现象，如图5-9所示当一个芯片处在闩锁状态时，它会从电源吸取很大的电流，但对输入激励却没有响应而不能正确工作。锁定效应是CMOS电路所特有的一种失效模式，是体硅CMOS电路结构中存在着四层pnpn结构所形成的寄生可控硅所造成的寄生可控硅结构由PMOS管的源（或漏）、n型衬底和p-阱分别作为发射极、基极和集电极的T1管有NMOS管的源（或漏）、p-阱和n型衬底分别作为发射极、基极和集电极的T2管寄生四层pnpn结构所形成的寄生可控硅CMOS倒相器寄生可控硅的等效电路图（图5-10c）CMOS电路的锁定条件T1管的β和T2管的β的乘积大于等于1，大流不断增大（最本质的问题）T1和T2管的发射结构为正向偏置电源提供的电流大于或等于寄生可控硅锁定的维持电流诱发闩锁的外界条件射线瞬间照射强电场感应电源电压过冲跳变电压环境温度剧变电源电压突然增大消除自锁现象的措施从版图设计、工艺、测试、应用等方面采取措施消除自锁现象的版图设计减小电阻、降低寄生三极管的电流放大倍数采用背面掺金、辐照采用隔离环、伪收集极、加多电源接触孔和地接触孔的数目，加粗电源线和地线，合理布局减小有害的电位梯度消除自锁现象的工艺考虑注意扩散浓度的控制增加深阱扩散采用倒转阱结构其他措施注意电源跳动防止寄生三极管正偏，输入信号不得超过电源电压电源限流工艺方法上的改进

SOICMOS（图5-21）SOI（SiliconOnInsulator）技术采用SOI材料替代体硅材料从根本上消除CMOS产生闩锁效应以及很多寄生效应由于制作器件的硅膜和硅衬底之间有二氧化层隔绝，这就使每个NMOS晶体管或PMOS晶体管都完全用二氧化硅与周围的器件隔离由于器件与衬底绝缘，因此SOICMOS反相器中的NMOS晶体管和PMOS晶体管可以靠在一起从而节省了芯片面积优点：结构和工艺简单，具有较高