高速ccd图像数据并行存储的研究

高速ccd图像数据并行存储的研究

目前，高速高分辨率摄像机主要用于生成大格式数据，因为它们具有高速度和高数据的特点，所以scsi硬盘驱动器通常用于完成数据存储。一般的存储方案是利用计算机的体系结构把PCI局部总线的视频采集卡和基于PCI-SCSI桥的SCSI存储系统结合起来。这种方案应用的外围产品一般提供完善的开发支持,实现起来比较容易。但是,这种结构一次存储占用两次PCI总线,即使利用所有的带宽,最高速度也只能达到66MB/S,而且还受到操作系统和文行存储来解决高速视频数字图像存储这一关键问题。1cd存储设备展望SCSI接口是小型计算机系统接口(SmallComputerSystemInterface)的简称,它作为一种智能系统接口,具有高速率数据传输,支持多任务I/O处理能力。近年来SCSI技术发展迅速,传输速率大幅度提高。SCSI总线上的设备在任意时刻,只能件系统的限制,所以在实际应用中存储速度很难突破40MB/S。为了使存储速度达到或超过100MB/S以满足高帧频、大阵列的CCD摄像机的实际要求,我们考虑采用硬件手段对高速CCD数据进行缓冲并行预处理,然后调度SCSI直接存储系统进行并有两个可相互通信,其中发布命令的设备叫启动设备(initiator),执行命令的设备叫目标设备(target)。SCSI直接存储系统利用SCSI控制器作为启动方,在微处理器的控制下,按照SCSI协议将数据通过DMA控制器,经SCSI总线存入作为目标器的SCSI硬盘。1.1scam与scsi接口本系统选用QLOGIC公司的FAS466作为SCSI控制器。它支持FAST-40SCSI标准;16bit的同步传输速率可以达到80MB/s;支持一、二层的SCAM协议;内嵌微处理器,可方便地协调SCSI队列;DMA同步传输速率可达到160MB/s。FAS466不同于主流的SCSI接口芯片。主流SCSI接口芯片采用PCI接口,而FAS466采用的是微处理器和DMA接口结构。这样,更适合于直接存储系统的设计。1.2fas546电路FAS466硬件控制、通讯接口主要包括:微处理器接口、DMA接口及SCSI总线接口三部分,如图1所示。微处理器接口实现外部微处理器对FAS466内部寄存器的读写,从而控制SCSI总线的命令传输和状态监控。FAS466的外部微处理器采用Intel80186。FAS466的微处理器接口的数据和地址总线(AD7-0)是复用的,而80186正好符合这一特点无需外加电路;利用FAS466地址允许端(GP1/ADDRSEN)和地址锁存端(ALE)控制;80186通过对外片选MCS0直接连到FAS466的片选端(CS),将FAS466作为80186的一个外设;FAS466同步信号端(ARDY)与80186的数据准备好信号端(READY)相连,用来同步控制;中断信号(INT)用于相应错误处理或某种服务程序的结束;RD、WR控制对FAS466内部寄存器读写。控制器通过对读同步时钟和读允许进行控制控制,来协调数据经过SCSI控制器传入SCSI硬盘的缓存。SCSI接口将启动设备和目标设备连接起来,实现设备间的通讯协议控制和数据交换。SCSI接口为标准总线,具体说明请参阅文献。为了提高数据传输的速度,在SCSI总线上连接两块硬盘形成硬盘阵列。80186控制FAS466控制器,协调两个硬盘的存入周期,保证在一块硬盘占用总线时,另一块硬盘正在将缓存中数据写入磁盘。2scsi控制系统基于dma的控制原理由于一套SCSI存储系统的存储速度低于60MB/S,无法满足高速CCD100MB/S的要求,所以设计缓冲并行预处理系统来使两套SCSI存储系统并行工作来完成技术指标要求。缓冲并行预处理系统一方面接收CCD相机数据,通过调度将数据按顺序存入四个FIFO中,将高频数据进行缓冲为下一步的存储创造条件;另一方面调度两套SCSI控制系统,通过DMA通道将FIFO缓冲数据并行传入SCSI控制器,系统如图2所示。缓冲并行预处理系统是整个系统的调度指挥中心,是实现100MB/S的关键所在。数字图像接口电路采用MAX9122接口芯片,将CCD相机输出的LVDS(低压差分信号)信号转为TTL电平信号以供CPLD处理。FIFO写入逻辑控制器(CPLD1)由CPLD器件EPM7128S实现。写入逻辑控制的目的是将采集数据按顺序存入同步FIFO中。具体实施可以利用像FIFO存储器选用IDTV293,其工作频率为166Mhz,容量为65536×18,能满足高帧频CCD数据传输速度和系统缓冲的要求。SCSIDMA控制器(CPLD2)选用EPM7256S。其主要功能是:切换传输FIFO,构造DMA控制器,通过S1_INT1和S2_INT1中断信号控制调度双SCSI控制为处理器实现数据并行DMA传输。具体接口说明在2.3中有较详细地叙述,在这里不再重述。3并行预处理系统的结构高速数字视频采集和存储系统包括830fps高帧频的CCD相机,缓冲并行预处理系统,SCSI控制系统及SCSI硬盘四部分构成,其结构如图3所示。考虑到对存储速度的较高要求选用15000r/s的SeagateSCSI硬盘作为存储设备。下面讨论个分系统是如何协调工作。3.1数据安全模式虽然16位的FAST-40的SCSI总线突发传输速率可以达到80MB/s,但是SCSI协议包括消息、命令、数据和状态四个串行阶段,在各阶段转换期间存在仲裁延时、选择延时以及其他延时。所以,平均总线速率要低于80MB/s。另外,对于SCSI硬盘虽然总线速率可以达到80MB/s,也就是说可以通过SCSI总线将数据以80MB/s的速度写入缓存,但要将缓存中的数据写入磁盘介质还需要一定的内部传输延时,所以其持续传输速率一般小于30MB/s。缓冲并行预处理系统的4个FIFO可以为每个存储系统提供13ms的工作周期。以上分析表明,只要进行合理调度就可以满足100MB/s的存储要求。3.2fifo转换高速并行存储的关键就是对四个FIFO、两个SCSI控制器和四块硬盘进行合理调度。采集的100MB/S的数据在行同步信号的控制下按照1-3-2-4的顺序分别存入FIFO。在FIFO切换的同时,通知DMA控制器待传输的FIFO号。例如从FIFO1切换到FIFO3时,可以对FIFO1和FIFO4同时传输;从FIFO3切换到FIFO2时,可以对FIFO3和FIFO1同时传输。1,2号FIFO对应于1,2号SCSI硬盘组成的存储系统;3,4号FIFO对应于3,4号SCSI硬盘组成的存储系统。硬盘的存入顺序与FIFO存入顺序相同也为1-3-2-4,这样就构成了一个环形存储体,将100MB/S的数据平均分配到两套存储系统中。4数据传输装置本文阐述了利用缓冲并行预处理和SCSI直接存储技术实现100MB/S高速数字图像存储原理和实现过程。高速CCD数字视频存储系统在一些光电测量和快速跟踪等很多领域应用广泛,具有很大的实用价值。DMA接口与外部DMA控制器连接实现数据传输。FAS466通过使DREQ有效来请求数据传输;当检测到DACK有效时,则开始传输;数据通过数据总线(DB15-0)奇偶校验位(DBP1-0)进行传输;DMA同步时钟(DMACLK)控制数据同步传输;DMA控制端还包括:缓冲区满/空信号(FF_FE),通用口/最后块信号(GP2/LB_DIF),中止信号(P