数电第四节组合逻辑电路模块及其应用

常用逻辑模块应用应注意的问题1．模块实现的功能（输入与输出的逻辑关系）２．管脚的定义３．有效电平的高低４．高级用法：多个模块的连接第1页，共59页。一、编码器功能：输入m个信息；输出n位二进制代码（m≤2n）。

逻辑功能：任何一个输入端接低电平时，输出端有一组对应的二进制代码输出。（一）二进制编码器将输入信号编成二进制代码的电路第2页，共59页。优先编码

优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码。任何时刻只允许一个输入端有信号输入。如右图三位二进制编码器（8线—3线编码器）。一、编码器第3页，共59页。8线—3线优先编码器74148编码输入I0I1I2I3I4I5I6I7使能输入S扩展输出FEX编码输出F0F1F2使能输出FS第4页，共59页。～～：编码输出端。：使能输入端；＝０时，编码，＝１时，禁止编码。：使能输出端，编码状态下（=0），若无输入信号，=0。：扩展输出端，编码状态下（=0），若有输入信号，=0。管脚定义：：输入，低电平有效，优先级别依次为～。第5页，共59页。（二）编码器的应用（3）第一片工作时,编码器输出：0000-0111

第二片工作时,编码器输出:1000-1111解：（1）编码器输入16线,用两片8-3线编码器，高位为第一片，低位为第二片。高位低位（2）实现优先编码：高位选通输出与低位控制端连接。例：用8-3线优先编码器74148扩展成16线-4线优先编码器。A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15Z1Z0Z2Z3通过对输出取反可得1111-10000111-0000第6页，共59页。二—十进制编码器编码输入I1I2I3I4I5I6I7I8I9编码输出F0F1F2F3第7页，共59页。二进制代码某种代码译码编码译码器编码器二、译码器第8页，共59页。

译码输入译码输出

a1

a0

y0

y1

y2

y30010000101001000101100012位二进制译码器

译码输入译码输出

a1

a0

y0

y1

y2

y30001110110111011011111102位二进制译码器二、译码器（一）变量译码器

二进制译码器输入输出满足

2n

m2n

=

m：二进制全译码器

2-4译码器

3-8译码器（74138）

4-16译码器2n

>

m：部分译码器4-10译码器（8421BCD译码器7442）

译码输入：n位二进制代码译码输出m位：一位为1，其余为0(yi=mi)或一位为0，其余为1(yi=mi)第9页，共59页。2线—4线译码器

1&F3&F2&F1&F0S1B1A第10页，共59页。

译码输入，二进制编码0～7依次对应8个输出。3线-8译码器(74LS138)

八个输出端，低电平有效。译码状态下，相应输出端为０；禁止译码状态下，输出均为１。～G1、使能输入,与逻辑。EN=1（

EN=0，禁止译码，输出均为１。)，译码。A0

～A2F0F1F2F3F4F5F6F7A0A1A2G2BG2AG101234567BIN/OCT012G70&EN第11页，共59页。使能端的两个作用：（1）消除译码器输出尖峰干扰EN端正电平的出现在A0∼A2稳定之后；EN端正电平的撤除在A0∼A2再次改变之前。

（2）逻辑功能扩展

例：用3线-8译码器构成4线-16译码器。

避免A0∼A2在变化过程中引起输出端产生瞬时负脉冲。F0F1F2F3F4F5F6F7A0A1A2G2BG2AG101234567BIN/OCT012G70&EN第12页，共59页。例：用3线-8线译码器构成4线-16线译码器。X0∼X3：译码输入E：译码控制E=0，译码E=1，禁止译码X3∼X0：0000∼0111，第一片工作X3∼X0：1000∼1111第二片工作000∼111

译码输入001000000∼111

译码输入101001第13页，共59页。8421BCD译码器（7442）

输入端输入端F0F1F2F3F4F5F6F7F8F9A0A1A2A30123456789BIN/DEC0123G90&ENG2BG2AG1第14页，共59页。（三）译码器的应用1.逻辑函数的设计原理：每一个有效输出对应一个最小项的非。步骤：(1)将逻辑函数表达式转换成用最小项表示的形式;(3)将表达式中最小项所对应的输出项（积）找出；(4)将输出项用逻辑门连接，逻辑门的输出即为函数表达式的输出(2)利用还原律和反演律，将最小项取反；ABm0m1m2m30010000100011011000010011111

译码输入译码输出

a1

a0

y0

y1

y2

y30010000101001000101100012位二进制译码器

译码输入译码输出

a1

a0

y0

y1

y2

y30001110110111011011111102位二进制译码器第15页，共59页。例：试用74138和与非门构成一位全加器。解:全加器的最小项表达式应为Si=Ci+1=第16页，共59页。&SiF0F1F2F3F4F5F6F7A0A1A2G2BG2AG101234567BIN/OCT012G70&ENCiBiAi1&Ci+1第17页，共59页。例：用译码器和门电路实现逻辑函数

=CBAF0F1F2F3F4F5F6F7A0A1A2G2BG2AG101234567BIN/OCT012G70&EN1F&第18页，共59页。输入数据2.用译码器构成数据分配器地址选择码多路数据输出D0D1D2D3D4D5D6D7A0A1A2G2BG2AG101234567BIN/OCT012G70&END1第19页，共59页。（二）数字显示译码器1.七段数码管共阴极共阳极：高电平亮：低电平亮每一段由一个发光二极管组成。2.七段显示译码器（7448）输入：二—十进制代码输出：译码结果，可驱动相应的七段数码管显示正确的数字。第20页，共59页。七段译码器7448BCD码输入信号译码输出，低电平有效

双重端子,作为输入信号BI=0时，显示全黑，作为输出信号RBO是灭零输出。当LT为低电平，且BI为高电平时，试灯。

当LT为高电平，RBI为低电平时，输入0000不显示数码0.灭零。第21页，共59页。共阳极abcdefgR+5VYaA3A2A1A0+VCC+VCC显示译码器共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低电平驱动011100011111000000000010010000100共阴极abcdefgR+5VYaA3A2A1A0+VCC显示译码器共阴YbYcYdYeYfYg—高电平驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011第22页，共59页。

在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。数据选择器多输入一输出选择三、数据选择器（一）分类：2选1、4选1、8选1、16选1。双四选一数据选择器741538选1数据选择器74LS151第23页，共59页。三、数据选择器（一）分类：二选一、四选一、八选一、十六选一。双四选一数据选择器74153使能端输出端数据输入公用控制输入第24页，共59页。F2F2D8D9D10D11D12D13D14D15A0A1A201234567MUX012G70ENS1（1）（2）F1F1D0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENS（二）数据选择器的通道扩展

例：试用最少数量的8选1选择器74151扩展成16选1选择器。将地址连接在一起

将两片的输出原端用或门连载一起，和非端用与门连接在一起。F≥1F&1A3如果A3=0，则（1）片工作，根据A2～A0，从D7～D0中选择一路输出；如果A3=1，则（2）片工作，根据A2～A0，从D15～D8中选择一路输出。八选一需3位地址码第25页，共59页。

例：用一片2-4译码器和四片8选1数据选择器构成32选1数据选择器。解：25=32，32选1就需要5位地址。用A4A3A2A1A0来表示地址码。地址分配：A4A3作2-4译码器地址输入。译码器输出分别接四片8选1数据选择器的片选端/EN。在A4A3作用下，四片8选1分别被选中，片选端为0的选择器工作，片选端为1的选择器不工作。A2A1A0作8选1地址输入。在A2A1A0作用下，选择器8个输出端分别被选中并输出。

片选信号选择由哪一片选择器工作，工作的选择器哪一位输出由地址码决定。第26页，共59页。01234567012ENYMUX(1)D0D1D2D3D4D5D6D701234567012ENYMUX(2)D8D15D16D2301234567012ENYMUX(3)01234567012ENYMUX(4)D24D31A0A1A2A3A4012301ENBIN/OCT≥1YA4A300011011A2A1A0Y000D0001D1010D2011D3100D4101D5110D6111D7片选信号：寻址信号：例如：A4A3A2A1A0=11101选中第四片选择器的D5输出。Y=D29111010111D5D29第27页，共59页。数据选择器的应用☆实现分时多路通讯☆实现组合逻辑函数第28页，共59页。要求用数据选择器分时传送4位8421BCD码，并译码显示。A1A0地址码：0000BIN/OCT七段译码器七段译码器000110111000110011101001第29页，共59页。A1A00000BIN/OCT七段译码器七段译码器000110111111111000000001第30页，共59页。A1A00000BIN/OCT七段译码器七段译码器000110111000110011101001第31页，共59页。A1A00000BIN/OCT七段译码器七段译码器00011011☆只要地址码变化周期大于25次/S,显示2769无明显闪烁感。1001111011001000第32页，共59页。数据选择器的应用☆实现分时多路通讯☆实现组合逻辑函数第33页，共59页。利用数据选择器设计组合电路一、组合电路设计回顾1.采用逻辑门电路设计2.采用译码器设计强调使用的器件设计基础第34页，共59页。000二、数据选择器实现组合逻辑函数FD0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENE0100CBAD0D0D1D1第35页，共59页。01例:试用8选1数据选择器74151实现逻辑函数FA0A1A201234567MUX012G70ENE0C000111D1D2D3D4D5D6D7BAD0第36页，共59页。ABCF0000010010001000101111101011111101FD0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENE0CBA000111比较数据选择器数据输入端与真值表中的输出第37页，共59页。1.输入取值组合的个数与输入数据通道数相同(2)输入变量接至数据选择器的控制（地址）输入端；(3)按真值表的输出变量顺序依次加到数据选择器的数据输入端。数据选择器实现逻辑函数(1)将函数表达式转换成标准的积之和形式；设计变得如此简单FD0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENE0CBA?ABCF0000010011000111101011111000011100001111?第38页，共59页。2.当输入取值组合的个数大于通道数时，用数据选择器实现逻辑函数的设计将通道数进行扩展F≥1F&F2F2D8D9D10D11D12D13D14D15A0A1A201234567MUX012G70ENS1（1）（2）F1F1D0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENS1A3第39页，共59页。(1)卡诺图的压缩00011110ABCD00

01

11

1000011110ABC01着手点：K图只用一个数据选择器实现以四变量逻辑函数为例第40页，共59页。(2)压缩后卡诺图内容的填写(3)逻辑电路图的绘制00011110ABCD00

01

11

1000011110ABC0101AB010011101010DDC当输入取值组合的个数小于通道数时，用数据选择器实现逻辑函数的设计思考第41页，共59页。例：试用4选1数据选择器74153实现逻辑函数C00011110AB01000111011010AB0C1C0101230AB0CC1FEND0D1D2D3MUX第42页，共59页。将传送来的或处理后的信息分配到各通道。数据分配器一输入多输出分配发送端，并—串接收端，串—并第43页，共59页。输入数据地址选择码多路数据输出D0D1D2D3D4D5D6D7A0A1A2S3S2S101234567BIN/OCT012G70&END1第44页，共59页。四、数值比较器功能：能对两个相同位数的二进制数进行比较的逻辑电路。

（一）数值比较器的基本概念及工作原理1．1位数值比较器

2.多位比较器

在比较两个多位数的大小时，自高向低地逐位比较，只能在高位相等时，才需要比较低位。

≥1FA<B&1A&1BFA

>BFA=B000010100110100第45页，共59页。2.多位比较器

（二）

集成数值比较器(7485)

B0B1B2B3A0A1A2

A3FA>BFA=BFA<B0123COMP0123A<>A<BA=BA>BB=IA>BIA=BIA<B第46页，共59页。（三）数值比较器的位数扩展

1.串联扩展方式

FA>BFA=BFA<BB0B1B2B3A0A1A2

A30123COMP0123A<>A<BA=BA>BB=010B4B5B6B7A4A5A6

A70123COMP0123A<>A<BA=BA>BB=（1）（2）第47页，共59页。2.并联扩展方式

由于串联扩展方式中比较结果是逐级进位的，级联芯片数越多，传递时间越长，工作速度越慢。因此，当扩展位数较多时，常采用并联方式。

第48页，共59页。五、加法器（一）加法器的工作原理

1．半加器

不考虑来自低位的进位的两个1位二进制数相加称为半加器。

2．全加器

在多位数加法运算时，除最低位外，其他各位都需要考虑低位送来的进位。=1A&BSCCSBAΣCOBiCi+1SiCiAiΣCOCI第49页，共59页。（二）串行进位加法器如图：用全加器实现4位二进制数相加。低位全加器进位输出高位全加器进位输入注意：CI0=0和进位B0CO1S0CI0A0ΣCOCIB1CO2S1A1ΣCOCIB2CO3S2A2ΣCOCIB3CO4S3A3ΣCOCI四位串行进位加法器第50页，共59页。（三）快速进位集成4位加法器74283进位位直接由加数、被加数和最低位进位位CI0形成。直接形成进位第51页，共59页。低位进位四位加法器的逻辑符号和C3进位03ΣCOCIB03A03ΣS0S1S2S3A0A1A2A3B2B0B1B3加数被加数C0进位（四）集成加法器的应用1．加法器级联实现多位二进制数加法运算

进位03ΣCOCIB03A03ΣC7S4S5S6S7A4A5A6A7B6B4B5B7(1)(2)0第52页，共59页。余3码2．实现余3码到8421BCD码的转换

进位03ΣCOCIB03A03ΣS0S1S2S3A0A1A2A3110103的补码等于减38421BCD码第53页，共59页。3构成一位8421BCD码加法器

CS3S2S1S0

C’

S3’

S2’

S1’

S0’0000 000000000010000100010000100001100011001000010000101001010011000110001110011101000010000100101001

0101010000010111000101100100100110110