第2章 组合逻辑

第2章组合逻辑2.1组合逻辑分析2.2组合逻辑设计

2.3组合逻辑电路的等价交换

2.4数据选择器与分配器2.5译码器和编码器2.6数据比较器和加法器2.7奇偶校验器本章要求1、理解数据选择器、数据分配器、译码器、编码器等中规模部件的基本原理；2、掌握使用数据选择器和译码器设计组合逻辑电路的方法；3、了解其他组合逻辑电路的原理。重点：组合逻辑电路的分析、组合逻辑电路的设计、数据选择器、数据分配器、译码器、编码器等中规模部件的基本原理和应用。第2章组合逻辑组合逻辑分析就是根据已知逻辑电路图，找出组合逻辑电路的输入与输出关系，确定在什么样的输入取值组合下对应的输出为“1”，即求出电路的逻辑功能。2.1组合逻辑分析组合逻辑电路与时序逻辑电路组合逻辑电路:电路任意时刻的输出仅仅取决于该时刻的输入信号的状态，而与电路原来的状态无关。时序逻辑电路：电路任意时刻的输出状态不仅取决于该时刻的输入信号的状态，而且还与电路原来的状态有关。(简称时序电路)。2.1组合逻辑分析2.1.1逐级电平推导法方法：先假设输出为逻辑1或0，然后逐级向前推导，直到确定输入的逻辑值。【例1】分析图中所示的逻辑电路。采用逐级电平推导法:

由F=1,知X1=0或X2=0由X1=0,知A=1,B=1由X2=0,知A=0,B=0由此可知:当输入量A、B都为1或0时，输出F=1。因此这是判别两个输入量A和B是否相等的逻辑电路。第2章组合逻辑2.1.2列写逻辑表达式法方法：写出逻辑表达式，化简，分析逻辑功能。【例2】指出图中所示电路的逻辑功能。采用逐级电平法不方便，而写出逻辑表达式就比较方便：该电路逻辑功能：四输入或门。2.1组合逻辑分析2.1.3数字波形图分析法方法：对逻辑门的所有输入变量施以输入波形，逐级画出各个门电路的输出波形，乃至画出最后的输出波形。【例3】图(a)所示的逻辑电路有A,B,C,D四个变量，输入波形如图(b)所示。画出X1，X2，X3，X4及最后输出F的数字波形图。2.1组合逻辑分析2.1组合逻辑分析2.1.4列写逻辑电路真值表法方法：写出逻辑表达式，化简，列出真值表，找出输出为“1”的组合，分析其功能。【例4】分析图中所示电路的逻辑功能。ABCF00000011010101111001101111001110由真值表看出：当ABC组合为001、010、011、100、101时，输出F为1。2.1组合逻辑分析2.1.5组合逻辑中的竞争冒险1、什么是竞争冒险？前面讨论组合逻辑电路时，都是假定输入和输出信号已处于稳定状态下来分析的。下面讨论信号在状态转换过程中，有些电路出现的一种现象—竞争冒险。在组合电路中，当逻辑门有两个互补输入信号同时向相反状态变化时，输出端可能产生过渡干扰脉冲的现象称为竞争冒险。2.1组合逻辑分析例如，图所示电路中，理论上，。按照电路的表达式，应为：但是实际上,B是由A经反相器延迟后到达与非门，所以B的变化落后于A的变化，从而F信号却出现了负向窄脉冲。我们把这种两个互补信号同时向相反状态变化的现象叫竞争。当A先由0变为1，B后由1变为0，他们存在同时为1的情况，故F不恒为1，会产生干扰脉冲。当A先由1变为0，B后由0变为1，他们不存在同时为1的情况，故F恒为1，不会产生干扰脉冲。可见，存在竞争现象的电路不一定都产生过渡干扰脉冲，只是存在产生过渡干扰脉冲的危险而已，故称其为竞争冒险。2.1组合逻辑分析2、如何消除竞争冒险现象？(1)加选通脉冲当A=C=1解决：在接收了输入信号并且电路达到了新的稳态之后，才加入选通脉冲。2.1组合逻辑分析(2)修改逻辑设计上例中，我们可以把表达式变换一下，根据常用布尔公式可知：上式增加了AC项以后，函数关系不变，但当A=C=1时，输出F恒为１，不再产生干扰脉冲。所以，把电路按上式修改，即可消除竞争冒险。2.2组合逻辑设计2.2.1组合逻辑设计步骤组合逻辑设计——组合逻辑电路的设计，根据课题要求确定电路的逻辑功能，画出实现该功能的逻辑电路。设计步骤：2.2.2一般组合逻辑设计例：设计一个多数表决电路，以判断A、B、C三人中是否多数赞同。解：(1)输入变量：A、B、C，“1”表示赞同，“0”表示反对；输出变量：F，

“1”表示多数赞同，“0”表示多数反对。列出真值表。ＡＢＣＹ００００００１００１０００１１１１０００１０１１１１０１１１１１(2)写出逻辑表达式并化简。2.2.2一般组合逻辑设计例：在举重比赛中，有3名裁判，其中1名为主裁判。当有两名以上裁判（其中必须有1名主裁判）认为运动员举杠铃合格，就按动电钮，可发出成绩有效的信号。请设计该组合逻辑电路。解：三个裁判为三个输入变量A、B、C，其中A为主裁判，Y为成绩是否有效的信号输出；输入：合格为1，不合格为0；输出：成绩有效为1，无效为0

。列出真值表。ABC

Y

000001010011100101110111

00000111

2.2.3利用任意项的逻辑设计例：用与非门设计一个判别电路，判别8421码的十进制的值>=5。要求用与非门实现。解：设输入变量为A、B、C、D，输出变量为F。当

ABCD>=0101时，F=1；当ABCD<0101时，F=0。A、B、C、D的取值不可能出现1010～1111。由此可列出要设计的电路的真值表：A

B

C

DF0

0

0

000

0

0

100

0

1

000

0

1

100

1

0

000

1

0

110

1

1

010

1

1

111

0

0

011

0

0

111

0

1

0Φ1

0

1

1Φ1

1

0

0Φ1

1

0

1Φ1

1

1

0Φ1

1

1

1Φ2.2.3利用任意项的逻辑设计由真值表写出逻辑表达式并化简。A

B

C

DF0

0

0

000

0

0

100

0

1

000

0

1

100

1

0

000

1

0

110

1

1

010

1

1

111

0

0

011

0

0

111

0

1

0Φ1

0

1

1Φ1

1

0

0Φ1

1

0

1Φ1

1

1

0Φ1

1

1

1Φ2.2.3利用任意项的逻辑设计表达式要求用与非门实现，电路图如下：2.3组合逻辑电路的等价交换2.3.1狄摩根定理的应用1、与非门、非或门等价性2、非与门、或非门等价性2.3.2与非门、或非门作为通用元件一个逻辑函数，可以用“与非门”实现，可以用“或非门”实现，也可以用“与或非门”实现。这种逻辑变换带来了很大灵活性。但我们要考虑的是：你手头有什么逻辑器件？设计中以节省器件为目标，还是提高工作速度为目标？特别是要考虑信号经过门的级数越多，传输延迟时间就越长。2.3.2与非门、或非门作为通用元件例：与非门作为通用元件，如图所示。注意：信号每经过一级与非门，延迟时间为一个ty

。因此在（b）、（c）情况下传输延迟为2ty。2.3.2与非门、或非门作为通用元件例：或非门作为通用元件，如图所示。2.3.3利用与非门／非或门进行等价变换左边的逻辑门电路实现与或运算，中间输出与输入带两个小圆圈符号，它表示“非”运算，连续两个非，可以将非符号（小圆圈）取消，因此等价于右边的逻辑电路。显然右边逻辑电路的传输速度快２倍。2.3.4逻辑函数的“与或非”门实现

将最简“与或”表达式变换为“与或非”表达式的方法有两种：一是对F两次求反；二是对一次求反。如何让信号传输经过门的级数最少？2.3.4逻辑函数的“与或非”门实现例：用与或非门实现函数(1)对F两次求反，如a所示；(2)对一次求反，如b所示。

第二种方法所得之结果速度快，信号传输只经过两级门。2.4数据选择器与分配器2.4.1数据选择器什么是数据选择器(MUX)

数据选择器又称：多路转换器、多路开关。

定义：是多路输入、单路输出的组合逻辑构件。即：决定哪一路数据能够被输出。2.4.1数据选择器四选一74LS153

选择输入端：A、B；数据输出端：1Y、2Y数据输入端：1C0～1C3、2C0～2C3选通输入端：1G、2G（低电平有效）2.4.1数据选择器八选一74LS1531选择输入端：A、B、C；数据输入端：D0～D7选通输入端：STROBE(低电平有效)反码数据输出端:W；数据输出端:Y2.4.1数据选择器数据选择器的典型应用有以下几个方面：①作数据选择，以实现多路信号分时传送。②实现组合逻辑函数。③在数据传输时实现并—串转换。④产生序列信号。2.4.1数据选择器实现组合逻辑函数工作原理：对于n个地址输入的数据选择器的表达式Y和具有l个变量输入的逻辑函数的最小项之和表达式F分别为：比较Y和F的表达式可以看出：只要将逻辑函数的输入变量A、B、C、

…加至数据选择器地址输入端，并适当选择Di的值，使F=Y，就可以用数据选择器实现逻辑函数F。因此，用MUX实现函数的关键在于如何确定Di的对应值。2.4.1数据选择器确定Di的对应值①l≤n的情况l为函数的输入变量数，n为选用的数据选择器的地址输入端数。当l=n时，只要将函数的输入变量A、B、C、…依次接到MUX的地址输入端，根据函数F所需要的最小项，确定Di的值(0或1)即可；当l＜n时，将数据选择器的高位地址输入端不用(接0或1)，其余同上。2.4.1数据选择器例：试用8选1数据选择器实现逻辑函数：解：由已知得：l=n。用卡诺图求出F的最小项表达式；2.4.1数据选择器逻辑函数表达式8选1数据选择器的表达式为令A2=A，A1=B，A0=C，D1=D2=D3=D4=D5=D7=1，D0=D6=02.4.1数据选择器用8选1MUX实现函数F的逻辑图如图所示2.4.1数据选择器②l＞n的情况这种情况不能采用上面所述的简单方法。如果从l个输入变量中选择n个直接作为MUX的地址输入，那么多余的(l-n)个变量就要反映到MUX的数据输入Di端，即Di是多余输入变量的函数，简称余函数。因此设计的关键是如何求出余函数Di。确定余函数Di可以采用代数法。2.4.1数据选择器例：试用4选1MUX实现三变量函数：解：①首先选择地址输入，令A1=A，A0=B，则多余输入变量为C，余函数Di=f(c)。②确定余函数Di。用代数法将F的表达式变换为与Y相应的形式：对照Y与F得：2.4数据选择器/应用/实现组合逻辑函数/例画出逻辑图：2.4.1数据选择器数据选择器的扩展或门2.4.2数据分配器数据分配器DMUX，与MUX相反。

定义：是单路输入、多路输出的组合逻辑构件。即：决定数据从哪一路输出。把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。2.4.2数据分配器例：利用DMUX和MUX设计一个实现8路数据传输的逻辑电路。2.5译码器和编码器2.5.1译码器译码是编码的逆过程，输入是一组二进制代码

输出是一组高低电平信号（只有一个定义为有效）。译码器：实现译码功能的逻辑电路。若译码器有n个输入信号，表示输入为n位的某种编码，输出线有M条，则M≤2n。若M=2n，则称为全译码；反之，M<2n，则称为部分译码。常用的译码器有二进制译码器、二-十进制译码器和显示译码器等。2.5.1译码器1、二进制译码器3线—8线译码器：74LS138译码地址输入端：A、B、C选通端：G1、G2A、G2B译码输出端：Y0～Y7（低电平有效）2.5.1译码器应用：74LS138级联成的4线-16线译码器2.5.1译码器2、二-十进制译码器：把二-十进制代码翻译成10个十进制数字信号的电路。输入：十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出：与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。由于10<24，所以属于部分译码。2.5.1译码器4线—10线译码器：74LS42(BCD输入)输入端：地址(A0－A3)按BCD编码;输出端：(Y0－Y9)以低电平译出;当A0－A3为无效的输入状态时，所有输出端均为高电平。2.5.1译码器3、显示译码器：用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路。图(a)是输出为低电平时，LED发光，称为低电平驱动；图(b)是输出为高电平时，LED发光，称为高电平驱动；2.5.1译码器LED数码管有两种形式：共阴极电路和共阳极电路。2.5.1译码器七段译码器：74LS48引脚图2.5.1译码器功能表2.5.1译码器逻辑功能描述试灯输入端/LT：低电平有效。当/LT＝0且/BI=1时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。动态灭零输入端

/RBI：低电平有效。当

/LT＝1、/RBI=0、/BI=0且译码输入全为0时，输出不显示，即0字被熄灭；当译码输入不全为0时，该位正常显示。本输入端用于消隐无效的0。如数据0034.50可显示为34.5。灭灯输入/动态灭零输出端

/BI//RBO：这是一个特殊的端钮，有时用作输入，有时用作输出。当

作为输入使用，且/BI//RBO

＝0时，数码管七段全灭，与译码输入无关。当

作为输出使用时，受控于

/LT和/RBI

：当

/LT＝1且

/RBI

＝0时，

/BI//RBO=0；其它情况下

/BI//RBO

＝1。本端钮主要用于显示多位数字时，多个译码器之间的连接。2.5.1译码器采用七段数码管的显示系统组成：译码器74LS48共阴极数码管BS201A2.5.1译码器译码器的应用1、用二进制译码器实现逻辑函数写出函数的标准与或表达式，并变换为与非-与非形式。画出用二进制译码器和与非门实现这些函数的接线图。2.5.1译码器例：用译码器实现组合逻辑电路F(A,B,C)=∑m(0,2,4,6)

解：2.3译码器/译码器的应用例：用译码器实现一位全加器电路2.5.1译码器2、用二进制译码器实现码制变换十进制码8421码2.5.1译码器十进制码余3码2.5.1译码器十进制码2421码2.5.1译码器3、数码显示电路的动态灭零2.5.2编码器编码：用文字、符号或数码表示特定对象的过程。编码器：能够实现编码功能的电路。编码器的输入信号是若干个代表不同信息的变量，输出则是一组代码，用代码的不同组合表示不同的输入变量。2.5.2编码器1、二进制编码器：定义：将用n位二进制代码对N=2n个一般信号进行编码的电路。例如n=3，可以对8个一般信号进行编码。特点：任何时刻只允许输入一个有效信号，不允许同时出现两个或两个以上的有效信号，因而其输入是一组有约束(互相排斥)的变量。工作原理：以三位二进制编码器为例，分析二进制编码器的工作原理。(1)确定二进制代码位数。输入是I0~I78个电平信号，8=23输出是三位二进制代码Y2、Y1、Y0。为此，又把它叫做8线-3线编码器。2.5.2编码器(2)列真值表(3)由真值表写出逻辑表达式I0

I1

I2

I3

I4

I5

I6

I7

Y2

Y1

Y0

1000000001000000001000000001000000001000000001000000001000000001

000001010011100101110111

注意：还有一个限制条件：每一时刻I0~I7中有且只有一个输入信号有效，即只有一个为1。2.5.2编码器定理：若两个逻辑变量X、Y同时满足X+Y=1、XY=0，则有。令则满足所以以此类推：带入Y2得同理可得2.5.2编码器由表达式画出逻辑电路图2.5.2编码器为什么电路中没有I0端？电路中的I0端可以去掉，因为当I1I2I3…=000…时，必然输出0的代码000…，所以，I0端叫做“隐含端”。2.5.2编码器2、二-十进制编码器定义：将十进制数0、1、2、3、4、5、6、7、8、9等10个信号编成二进制代码的电路。输入是代表0~9这10个数符的状态信号，有效信号为1(即某信号为1时，则表示要对它进行编码)，输出是相应的BCD码，因此也称10线—4线编码器。特点：任何时刻只允许输入一个有效信号。工作原理：以8421BCD码编码器为例，分析二-十进制编码器的工作原理。2.5.2编码器(1)确定二进制代码的位数。输入：十个信号；输出：23<10<24，∴输出是4位二进制代码。(2)列出真值表(3)写出逻辑表达式十进制数Y3Y2Y1Y0I00000I10001I20010I30011I40100I50101I60110I70111I81000I910012.5.2编码器(5)画出逻辑图——由或门构成2.5.2编码器画出逻辑图——由与非门构成前面两种编码器任何时刻只允许输入一个有效信号。当同一时刻出现两个或两个以上的输入信号时，怎么办？2.5.2编码器3、优先编码器：对输入信号规定不同的优先级，当有多个信号同时有效时，只对优先级高的信号进行编码，对优先级低的信号不予响应。常用的优先编码器有10线—4线：74147、74LS147。8线—3线：74148、74LS148、CC4532。2.5.2编码器3位二进制(8线-3线)优先编码器74LS1480－7：编码输入端(低电平有效)；

EI：选通输入端(低电平有效)；A0、A1、A2：编码输出端(低电平有效)；

GS：宽展端(低电平有效)；EO：选通输出端。2.5.2编码器例：74LS148的级联成16线—4线优先编码器2.5.2编码器例：设计十进制数字键盘的编码逻辑。+VCC2.6数据比较器和加法器2.6.1数据比较器用来完成两组二进制数码大小比较的逻辑电路，称为数据比较器。工作原理：一位比较器。A

B

Y(A＞B)

Y

(A＜B)

Y

(A=B)

00011011001001001001=A⊙B2.6.1数据比较器如何比较两个多位二进制数A和B的大小？方法：从高向低逐位进行比较。四位数据比较器设四位数字为A：A3A2A1A0，B：B3B2B1B0先比最高位A3＞B3，则A＞B；最高位相同A3=B3，比次高位A2＞B2，则结果A＞B；……各位都相同时，A=B

2.6.1数据比较器4位数据比较器74LS85逻辑符号输入端A3~A0、B3~B0接两个待比较的四位二进制数；输出端YA＜B、YA=B、YA＞B是三个比较结果；IA＜B、IA=B、IA＞B是三个级联输入端，当扩大待比较的二进制数的位数时，可将低位比较器的输出端YA＜B、YA=B、YA＞B分别接到高位比较器的IA＜B、IA=B、IA＞B三个输入端。2.6.1数据比较器功能表A3B3

A2B2

A1B1

A0B0

级联输入I(A＞B)

I(A＜B）I(A=B)

Y(A＞B)

Y(A＜B)

Y(A=B)

A3＞B3

×

×××××100

A3＜B3

××××××010

A3=B3

A2＞B2

×××××100

A3=B3

A2＜B2

×××××010

A3=B3

A