第七章-时序逻辑电路-第四节数字钟和智力竞赛抢答电路分析

时序逻辑电路

第七章时序逻辑电路

7.1触发器

7.2计数器

7.3寄存器和移位寄存器7.4数字钟和智力竞赛抢答电路分析

时序逻辑电路

7.4数字钟和智力竞赛抢答电路分析

7.4.1数字钟

数字式电子钟电路如图7-46所示。顾名思义，该电路应该具有计时和数字显示功能，为了使该数字钟更具实用价值，还需设置时间调校电路，可以人为设定时间或当时钟计时不准时进行手动调整和校对。

首先根据电路的功能将电路分割成若干功能模块，找出各模块之间的逻辑关系，并画出各模块相互关系的示意图。现用虚线将电路分割成脉冲发生器、分频器、校时电路、计数器和译码显示五大功能模块，各模块间的逻辑关系如图7-47所示。

时序逻辑电路

图7-46数字式电子钟电路时序逻辑电路

由图7-48可见，该系统共使用了六种数字集成电路，其中五种是74LS系列的TTL集成电路，一种CMOS集成电路。通过查阅数字集成电路手册，可以得到图中所用集成电路的外引线端子排列图如图7-55所示。其中，74LS04是六反相器电路，74LS51是二与或非门电路。74LS48是中规模集成显示译码器，可以将8421BCD码输入变换成七段字形输出（高电平有效），直接驱动七段数码管显示字形；它的各输出端均含有一个上拉电阻，不需外接电阻。时序逻辑电路

74LS90是中规模集成二-五-十进制异步计数器，具有异步置0和异步置9功能，可以方便地构成任意进制计数器。74LS74是双D触发器，为上升沿触发，在该系统中主要用于构成校时控制用的环形计数器。74HC4060是带振荡器的14级串行计数器专用集成电路，电路结构是

CMOS型，其输出端负载能力是10个LSTTL负载，故不需要另外的接口电路。在电路中构成脉冲发生器与分频器。

时序逻辑电路

图7-47数字式电子钟简化逻辑框图时序逻辑电路

图7-48数字钟使用集成电路外引线端子图时序逻辑电路

下面讨论数字钟电路各模块的工作原理。脉冲发生器部分电路采用典型的石英晶体多谐振荡器，其输出频率取决于石英晶体的谐振频率，本例中石英晶体的谐振频率是32768Hz，故其输出频率也是32768Hz；因为32768=215，所以秒信号由32768Hz信号经15级分频器分频产生。为什么不直接使用1Hz的信号发生器直接产生秒信号呢？主要原因有两个，一是因为直接产生1Hz信号的精度不便于控制，误差较大；二是因为没有现成的谐振频率为1Hz的石英晶体。74HC4060内部已包含振荡器电路和14级二分频器电路，还需要一级分频器由74LS74中的D触发器构成。

时序逻辑电路

校时电路由一个三位环形计数器和两个完全相同的数据选择器电路组成。当电路通电时，由Rs和Cs组成的延时电路使环形计数器置成100状态，数据选择器选择正常的进位信号，电子钟开始工作；当按钮S1按下时，通过反相器产生一个脉冲上升沿，使环形计数器的状态变为010，左边的数据选择器将切断时信号，选择手动校时信号，此时按下S2按钮将会产生单次脉冲，对时计数进行调校。当再次按下按钮S1时，环形计数器的状态将变成001，此时右边的数据选择器将切断分信号，选择手动校时信号，此时按下S2按钮将会产生单次脉冲，对分计数进行调校。再次按下按钮S1，环形计数器的状态将变回100状态，数字钟开始正常计时。时序逻辑电路

计数模块分成三个相对独立的小模块。其中，秒计数模块和分计数模块的结构是相同的，均是由两片74LS90集成电路构成的60进制计数器，当秒计数模块累计60个秒脉冲信号时，秒计数器复位，并产生一个分进位信号；当分计数模块累计60个分脉冲信号时，分计数器将复位，并产生一个时进位信号；时计数模块是由两片74LS90构成的一个24进制计数器，对时脉冲信号进行计数，累计24小时为一天。译码显示模块中，每个74LS48的数据输入端对应着相应的74LS90的数据输出，将计数器输出的8421BCD码转换成七段数码显示输出，驱动各相应的数码管，显示当前时间。

时序逻辑电路

通过以上分析，可看出数字钟的基本工作过程为：脉冲发生器产生频率为32768Hz的矩形脉冲，经分频器分频后产生标准秒信号。计数长度为60的秒计数器对秒脉冲信号进行计数，同时将计数结果送入译码显示电路以显示当前秒数；当计数到60时产生一个分进位信号，进入分计数器进行计数并将计数结果送入译码显示电路显示当前分数；同样，当分计数器计数达到60时输出一个时进位信号进入时计数器进行计数并将计数结果送入译码显示电路显示当前时数；当时计数器计数达到24时会产生一个复位信号，将计数器复位并从零开始计数。新一天的计时重新开始。时序逻辑电路

对数字电子钟电路的改进方案：

（1）校时控制的两个按钮均是普通按钮开关，容易产生干扰，采用何种方法消除开关的颤动干扰。

（2）校时电路中的时间调整只能进行单向调整，如何改进电路，使调整时间时既可以上调，又可以下调。

（3）怎样在电路中增加整点报时、定时响闹、倒计时等功能。

时序逻辑电路

7.4.2声光显示定时抢答器声光显示定时抢答器电路可分为输入、控制、定时、显示和声音提示五个模块，构成常见的智力竞赛定时抢答器，各模块间的简化逻辑框图如图7-49所示。

图7-49定时枪答器简化逻辑框图时序逻辑电路

74LS48、74LS148等集成芯片在前面已有所介绍，下面就本电路中出现的集成芯片作一简介。74LS192是双时钟输入十进制可逆计数器，其端是异步并行输入控制端（低电平时将异步输入数据读入）；CR是异步复位端（高电平有效）；CPU和CPD分别是加计数时钟信号和减计数时钟信号，、分别是进位输出信号和借位输出信号（低电平有效）；

是计数状态输出端。

时序逻辑电路

74LS279是集成四位基本RS触发器，

是置位端，其中触发器1和触发器3的输入端是与输入关系，

是复位端，均是低电平有效。74LS373是集成八位D锁存器，其端是输出使能控制端（低电平有效），当端输入高电平时所有输出端均呈高阻态；是数据输入端，CP为高电平时接收数据输入，是数据输出端。时序逻辑电路

图7-50抢答器用集成电路外引线端子排列图时序逻辑电路

上述集成电路的外部引线端子排列如图7-50所示。各功能模块作用：输入模块由S0～S7八个按钮开关、八个10KΩ的限流电阻及集成八位D锁存器74LS373、集成优先编码器74LS148和集成基本RS触发器74LS279组成，主要完成选手抢答信号的输入、编码、锁存任务。为避免优先编码器造成的抢答不平等，特别在74LS148和选手输入按钮之间增加了一片集成八位D锁存器电路74LS373，其作用是形成各输入信号之间的排斥关系，无论任何一个选手按下抢答按钮后即封锁输入电路，避免了编码器对输入优先权的划分，使所有选手能进行公平的竞争。时序逻辑电路

控制模块由主持人控制开关S8、一个10KΩ的限流电阻及反相器G1和G2、与非门G3～G5和与门G6组成，完成对其它模块的工作状态控制。定时模块由秒信号发生器、两片集成可预置十进制双时钟式可逆计数器74LS192组成，完成对抢答时间的限定倒计时，可预置时间为1秒到99秒之间。显示模块由三块集成显示译码器74LS48和三个LED七段显示数码管组成，用于显示抢答选手的号码和剩余时间，其中与74LS279相连的一组用于显示抢答选手的号码，与74LS192相连的两组用于显示剩余时间。

时序逻辑电路

声音提示模块的电路如图7-51所示，由音乐集成电路、音频功放和扬声器组成，其主要功能是根据抢答器的工作状态发出相应的声音提示。其中的IC1和IC2是两片包含不同音乐的CW9300系列音乐集成电路，CW9300系列音乐集成电路的外形是“软封装”形式，是CMOS型器件，耗电极小，可以直接推动压电陶瓷片发声，其外形及接线说明可以在厂家提供的产品说明书中查到。CW9300系列音乐集成电路的RPT端是“重复触发”控制端，只要有一个脉冲上升沿就可以触发音乐演奏。不同的型号内存有不同的音乐，可根据各自的爱好决定。当“抢答信号”或“计时停”信号到来时分别产生不同的提示声音。时序逻辑电路

图7-51抢答器声音提示模块电路图时序逻辑电路

电路工作过程如下：按钮S0～S7是八位参赛选手的抢答钮，S8为主持人控制开关。当S8处于“复位”位置时，一方面使74LS279的所有触发器的复位端都接收到一个低电平信号而使触发器复位，其4Q端输出一个低电平信号到74LS48的/端使显示选手号码的数码管熄灭；另外向两片74LS192的端送入一个低电平信号使之锁定而不能计数。此时整个抢答器处于禁止状态，每一个选手按下抢答按钮均不会产生任何反应。在禁止状态下，主持人可以通过定时数据输入端设定抢答时间，设定的范围在1～99秒之间。当主持人将开关S8拨到“开始”位置时，74LS279的所有端将由低电平变成高电平，复位信号失效，使抢答器处于等待输入状态。同时，由两片74LS192组成的计数器也开始按预先设定的数值开始倒计时。

时序逻辑电路

当八位参赛选手中的某一位抢先按下了抢答钮，则74LS373的对应输入端产生一个低电平信号，其相应的Q端输出为低电平，通过门G4和G5的作用，使74LS373的CP端变成低电平，从而封锁其它按钮的输入信号；74LS373的输出信号传送到74LS148的输入端，使之产生相应的编码输出；编码信号经74LS279输出到74LS48的输入端，推动LED数码管显示出抢答选手的号码；同时74LS148的端输出一个低电平信号，使74LS279的4Q输出端产生一个高电平“抢答”信号输入74LS48的

端显示抢答选手的号码，并将该“抢答”信号传送到声音提示模块，使声音提示电路发出声响提示已有选手抢答；另外，“抢答”信号经反相器G2反相后，一方面通过G3输出高电平锁定74LS148使其他选手的抢答按钮失效，另一方面关闭与门G6，切断秒信号，使倒计时计数器停止计数。时序逻辑电路

如果在设定的抢答时间内无人抢答，则74LS192将计数至零，并从

输出端输出一个低电平“计时停”信号。该信号同时完成三项任务：一是经G3门输出锁定74LS148，使选手不能超时抢答；二是关闭与门G6，切断秒信号，使倒计时计数器停止计数；三是经G1门输出向声音提示模块送入“计时停”信号，以不同的声音提示选手和主持人，规定的抢答时间已过。当主持人将控制开关S8拨到“复位”后，电路复位，整个电路重新进入禁止