计算机组成原理第十二讲

计算机组成原理第十二讲第1页，课件共37页，创作于2023年2月本章解决主要问题存储器如何存储信息？在实际应用中如何用存储芯片组成具有一定存储容量的存储器？第2页，课件共37页，创作于2023年2月本章主要内容存储系统层次结构存储信息的原理存储系统的组织的角度，讨论：存储器的逻辑设计主存与CPU的连接DRAM的刷新效验技术磁表面存储器提高存储系统性能的措施第3页，课件共37页，创作于2023年2月存储系统层次结构三级存储体系存储系统：容量大、速度快、成本低

CPU

Cache主存外存对某类存储器而言，这些要求往往是相互矛盾的，如容量大，速度不能很快；速度快，成本不可能低；因此，在一个存储系统常采用几种不同的存储器，构成多级存储体系，满足系统的要求。第4页，课件共37页，创作于2023年2月主存储器（内存）辅助存储器（外存）高速缓冲存储器Cache存储系统层次结构主要存放CPU当前使用的程序和数据。速度快容量有限存放大量的后备程序和数据。速度较慢容量大存放CPU在当前一小段时间内多次使用的程序和数据。速度很快容量小第5页，课件共37页，创作于2023年2月物理存储器和虚拟存储器主存-外存层次：增大容量CPU主存外存：为虚拟存储器提供条件虚拟存储器：将主存空间与部分外存空间组成逻辑地址空间用户使用逻辑地址空间编程，操作系统进行有关程序调度、存储空间分配、地址转换等工作存储系统层次结构第6页，课件共37页，创作于2023年2月存储器分类按存储机制分类半导体存储器静态存储器：利用双稳态触发器存储信息动态存储器：依靠电容存储电荷存储信息磁表面存储器：利用磁层上不同方向的磁化区域表示信息，容量大，非破坏性读出，长期保存信息，速度慢。光盘存储器利用光斑的有无表示信息第7页，课件共37页，创作于2023年2月存储器分类按存取方式分类随机存取存储器随机存取：可按地址访问存储器中的任一单元，访问时间与地址单元无关RAM:MROM：可读可写ROM:只读不写PROM：用户不能编程用户可一次编程EPROM：用户可多次编程EEPROM：用户可多次编程SRAM:DRAM:第8页，课件共37页，创作于2023年2月存储器分类顺序存取存储器（SAM）访问时按读/写部件顺序查找目标地址，访问时间与数据位置有关等待操作平均等待时间读/写操作两步操作速度指标（ms）数据传输率（字节/秒）存取周期或读/写周期（ns）速度指标：时钟周期的若干倍作主存、高速缓存。第9页，课件共37页，创作于2023年2月存储器分类直接存取存储器（DM）访问时读/写部件先直接指向一个小区域，再在该区域内顺序查找。访问时间与数据位置有关三步操作定位（寻道）操作等待（旋转）操作读/写操作速度指标平均定位（平均寻道）时间平均等待（平均旋转）时间数据传输率（位/秒）第10页，课件共37页，创作于2023年2月存储器系统特性存取时间TA（MemoryAccessTime）：是存储器收到读或写的地址到从存储器读出（写入）信息所需的时间存取周期TM（MemoryCircleTime）：指连续启动二次独立的存储器操作（例连续2次读）所需间隔的最小时间.一般TM>TA数据传输率R：指单元时间存储器读/写的二进制信息量带宽BM:指每秒访问二进制位的数目。BM=W/TM若TM=500ns,W=16位,BM=16/0.5=32Mbps则要提高BM:使TM

使W

增加存储体第11页，课件共37页，创作于2023年2月存储器系统特性容量：指计算机存储信息的能力,即最大的二进制信息量，以b或B表示信息的可靠保存性、非易失性、可更换性有源存储器：例半导体存储器靠电源才能存信息无源存储器：磁盘、磁带等辅存中的信息关电后不丢失非易失性：掉电时，信息不会丢失结论：评价存储器的三个基本指标：

C(Capacity)+C(Cost)+A(AccessSpeed)第12页，课件共37页，创作于2023年2月主存储器组织主存储器组织涉及的问题主要有：M的逻辑设计动态M的刷新主存与CPU的连接主存的校验第13页，课件共37页，创作于2023年2月主存储器组织主存储器设计的一般原则存储器与CPU的连接：数据线、地址线、控制线的连接驱动能力存储芯片类型选择存储芯片与CPU的时序配合存储器的地址分配和片选译码行选信号和列选信号的产生第14页，课件共37页，创作于2023年2月主存储器组织主存储器逻辑设计需解决：芯片的选用地址分配与片选逻辑信号线的连接例1：用2114（1K×4）SRAM芯片组成容量为4K×8的存储器。地址总线A15～A0,双向数据总线D7～D0,读/写信号线R/W。给出芯片地址分配和片选逻辑，并画出M框图第15页，课件共37页，创作于2023年2月主存储器组织计算芯片数先扩展位数再扩展单元数先扩展单元数，再扩展位数

2片1K×4

1K×8

4组1K×8

4K×8

8片

4片1K×4

4K×4

2组4K×4

4K×8

8片

第16页，课件共37页，创作于2023年2月主存储器组织地址分配与片选逻辑存储器寻址逻辑芯片内的寻址系统(二级译码)芯片外的地址分配与片选逻辑为芯片分配哪几位地址，以便寻找片内的存储单元由哪几位地址形成芯片选择逻辑，以便寻找芯片存储空间分配：4KB存储器在16位地址空间（64KB）中占据任意连续区间。第17页，课件共37页，创作于2023年2月64KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址寻址：4KBA15…A12A11A10A9……A0A11～A0000……0任意值001……1011……1101……1010……0100……0110……0111……1片选芯片地址

低位地址分配给芯片，高位地址形成片选逻辑。

芯片芯片地址片选信号片选逻辑1K1K1K1KA9～A0A9～A0A9～A0A9～A0CS0CS1CS2CS3A11A10A11A10A11A10A11A10第18页，课件共37页，创作于2023年2月连接方式（1）扩展位数4

1K×4

1K×4410

1K×4

1K×4410

1K×4

1K×44104

1K×4

1K×441044A9~A0D7~D4D3~D044R/WA11A10CS3A11A10CS0A11A10CS1A11A10CS2（2）扩展单元数（3）连接控制线形成片选逻辑电路第19页，课件共37页，创作于2023年2月主存储器组织片选信号产生方式线选：所谓线选方式就是任取一根存储器内部寻址线以外的其他地址线为选片线。部分译码：取部分存储器内部寻址线以外的其他地址线，通过地址译码器产生选片信号。全译码：取全部存储器内部寻址线以外的其他地址线，通过地址译码器产生选片信号。

第20页，课件共37页，创作于2023年2月主存储器组织例2：某半导体存储器，按字节编址。其中，0000H～07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H～13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15～A0（低）。给出地址分配和片选逻辑。计算容量和芯片数地址分配和片选逻辑ROM区：2KBRAM区：3KB共3片存储空间分配：先安排大容量芯片（放地址低端），再安排小容量芯片。便于拟定片选逻辑。第21页，课件共37页，创作于2023年2月A15A14A13A12A11A10A9…A0000000……0000001……1

000011……1

0001001…1

000010……0

0001000…0低位地址分配给芯片，高位地址形成片选逻辑。

芯片芯片地址片选信号片选逻辑2K2K1KA10～A0A10～A0A9～A0CS0CS1CS2A12A11A12A11A12A115KB需13位地址寻址：ROMA12～A064KB1K2K2KRAMA10A15A14A13为全0第22页，课件共37页，创作于2023年2月已知RAM芯片和地址译码器的引脚如图所示，试回答如下问题：（1）若要求构成一个8K×8的RAM存储器，需几片这样的芯片？设RAM存储器占用起始地址为E1000H的连续地址空间，若采用全地址译码方式译码，试画出存储器系统与CPU电路连接图。（2）试写出每块RAM芯片的地址空间。主存储器组织第23页，课件共37页，创作于2023年2月主存储器组织作业：设计一半导体存储器，其中ROM区4KB，选用ROM芯片（4K×4位/片）；RAM区3KB，选用RAM芯片（2KB/片和1K×4位/片）。地址总线A15～A0，双向数据总线D7～D0，读/写线R/W。要求：给出芯片地址分配和片选逻辑式画出该M逻辑框图（各芯片信号线的连接以及片选逻辑电路，片选信号低电平有效）第24页，课件共37页，创作于2023年2月作业：用8K*8位的ROM芯片和8K*4的RAM芯片组成存储器，按字节编址，期中RAM的地址为2000H~7FFFH，ROM的地址为C000H~FFFFH。要求：计算各自需要多少个芯片？画出该存储器设计框图以及与CPU的连接。（用译码器进行片选译码）计算每个芯片的地址范围。主存储器组织第25页，课件共37页，创作于2023年2月主存储器组织动态M的刷新刷新定义和原因定义：定期向电容补充电荷原因：动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。注意刷新和重写的区别第26页，课件共37页，创作于2023年2月主存储器组织动态M的刷新最大刷新间隔：在此期间，必须对所有动态单元刷新一遍刷新方法各动态芯片可同时刷新，片内按行刷新刷新一行所用的时间刷新周期（存取周期）刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定第27页，课件共37页，创作于2023年2月主存储器组织对主存的访问由CPU提供行、列地址，随机访问。CPU访存：动态芯片刷新：由刷新地址计数器提供行地址，定时刷新。第28页，课件共37页，创作于2023年2月主存储器组织刷新周期的安排方式（刷新方式）集中刷新分散刷新2ms内集中安排所有刷新周期。死区用在实时要求不高的场合。R/W刷新R/W刷新2ms50ns各刷新周期分散安排在存取周期中。R/W刷新R/W刷新100ns用在低速系统中。第29页，课件共37页，创作于2023年2月主存储器组织异步刷新2ms例.各刷新周期分散安排在2ms内。用在大多数计算机中。每隔一段时间刷新一行。128行≈15.6微秒每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新请求刷新请求（DMA请求）（DMA请求）第30页，课件共37页，创作于2023年2月主存储器校验码距的概念码距定义：一种编码体制中，各组合法代码间的不同位数称距离，其最小距离为该编码的码距。码距作用：衡量一种编码查错与纠错的能力。查错与纠错的基本出发点约定某种规律，作为检测依据增大码距，从信息量上提供指错的可能有效信息位+校验位校验码译码检测第31页，课件共37页，创作于2023年2月主存储器校验奇偶校验有效信息位+1位校验位校验码检测依据（编码规则）：约定校验码中1的个数为奇数/偶数如：偶校验码距d=21011001

01011011

1通过统计校验码中1的个数是否为偶数来查错。可检测一位错，

不能纠错。

用于主存校验。第32页，课件共37页，创作于2023年2月主存储器校验海明校验码检测依据：多重奇偶校验代码分组各组进行奇偶校验形成多位指误字=全0

无错≠全0

有错