数字频率计(试验报告)

数字频率计实验目的：设计一个4位十进制频率计，学习较复杂数字系统的设计方法。实验内容：分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。实验原理：频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。实验步骤：1).首先设计一个十进制计数器：这个计数器包括一个使能端，一个清零信号，一个时钟信号，计数输出和进位输出信号。源程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10gisport(clk:instd_logic;clr:instd_logic;ena:instd_logic;cq:outstd_logic_vector(3downto0);carryo:outstd_logic);endentity;architectureoneofcnt10gissignalcqi:std_logic_vector(3downto0);beginprocess(clk,clr,ena)beginifclr='1'thencqi<="0001";elsifclk'eventandclk='1'thenifena='1'thenifcqi<9thencqi<=cqi+1;carryo<='0';elsecqi<=(others=>'0');carryo<='1';endif;endif;endif;endprocess;cq<=cqi;endarchitecture;2).其次因为要求设计的是4位十进制计数，所以可以将低位的进位信号作为高位的时钟信号，将4个十进制计数器级连起来。为了获得稳定的显示，可以设计一个锁存器，源程序如下：libraryieee;useieee.std_logic_1164.all;entityreg16bisport(load:instd_logic;din:instd_logic_vector(15downto0);dout:outstd_logic_vector(15downto0));end;architecturebehavofreg16bisbeginprocess(load,din)beginifload'eventandload='1'thendout<=din;endif;endprocess;end;3).再次要设计一个测频控制器，这个控制器包括输出计数使能信号，清零信号，锁存控制信号。其中计数使能信号是通过将时钟信号二分频实现的，这样只要在使能信号为高电平时计数，低电平时停止计数，即可获得一个时钟周期内待测频率的周期即频率。源程序如下：libraryieee;useieee.std_logic_1164.all;entitytestctlisport(clk:instd_logic;tsten:outstd_logic;clrsig:outstd_logic;load:outstd_logic);end;architectureoneoftestctlissignaldiv2clk:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thendiv2clk<=notdiv2clk;endif;endprocess;process(clk,div2clk)beginifclk='0'anddiv2clk='0'thenclrsig<='1';elseclrsig<='0';endif;endprocess;load<=notdiv2clk;tsten<=div2clk;end;4).时序仿真波形如下：Tsten：计数使能信号Load：锁存使能Clrsig：清零信号5).最后是顶层文件的设计源程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfrecoutisport(clk:instd_logic;fin:instd_logic;dout:outstd_logic_vector(15downto0));end; architecturestrucoffrecoutiscomponenttestctlport(clk:instd_logic;tsten:outstd_logic;clrsig:outstd_logic;load:outstd_logic);endcomponent;componentcnt10port(clk:instd_logic;clr:instd_logic;ena:instd_logic;cq:outstd_logic_vector(3downto0);carryo:outstd_logic);endcomponent;componentreg16bport(load:instd_logic;din:instd_logic_vector(15downto0);dout:outstd_logic_vector(15downto0));endcomponent;signalload1:std_logic;signaltsten1:std_logic;signalclrsig1:std_logic;signaldto1:std_logic_vector(15downto0);signalcarryo1:std_logic_vector(2downto0);beginu1:testctlportmap(clk,tsten1,clrsig1,load1);u2:reg16bportmap(load1,dto1,dout);u3:cnt10portmap(fin,clrsig1,tsten1,dto1(3downto0),carryo1(0));u4:cnt10portmap(carryo1(0),clrsig1,tsten1,dto1(7downto4),carryo1(1));u5:cnt10portmap(carryo1(1),clrsig1,tsten1,dto1(11downto8),carryo1(2));u6:cnt10portmap(carryo1(2),clrsig1,tsten1,dto1(15downto12));endarchitecture;时序仿真如下：时钟周期为200ns，待测频率fin周期为20ns，所得输出为10，若时钟为1HZ，则输出即为所测频率数。下图为clk=64us,fin=20ns时的仿真：下图为clk=32us,fin=10ns时的仿真：由仿真可见，对于频率为100MHZ的频率，频率计数器出现误差。对于频率在100MHZ以内的频率，频率计有较高的精度，由于我们只要求4位十进制，即算到9999，这个频率计符合我们的要求。但这个频率计数器只能测量整数频率，即只能精确到个位。如clk=150ns,fin=20ns,仿真如下：测得为7，而精确数值应为7.5。硬件测试：时钟clk输入为1