EDA期末考试试卷

期末考试《EDA》试卷A

一、填空题：（每空1分，共20分）

1、一般把EDA技术的发展分为、和三个

阶段。

2、VHDL的全称是O

3、VHDL于年正式推出，是目前标准化程度最高的硬件描述语言。

4、一个完整的VHDL设计实体由、、、

和等部分构成。

5、VHDL的实体是由和组成。

6、VHDL字符是以括起来的数字、字母和数字。

7、VHDL的变量是一个,只能在进程、函数和过程中声明和使

用。

8、VHDL顺序语句只出现在、和

中，是按程序书写的顺序自上而下、一条一条地执行。

9、VHDL子程序有和两种类型。

10、在VHDL的各种并行语句语句之间，可以用来交换信息。

二、选择题：（每小题2分，共10分）

1、用VHDL语言描写的的源程序文件后缀为（）

A.*.wdfB.*.gdfC.*.vhdD.*.sym

2、IEEE与1987年公布了VHDL的语法标准为（）

A.IEEESTD1076_1987B.RS232

C.IEEE.STD_L0GIC_1164D.IEEESTD10761993

3、一个实体可以拥有一个或者多个（）。

A.设计实体B.结构体C.输入D.输出

4、在下列标识符中，（）是VHDL合法标识符。

A.4h_addeB.h_adde_C.h_addeD.__h_adde

5、在VHDL中，为目标变量的赋值符号为（）

A.=：B.=C.：=D.《二

得分评卷人

1、87标准中对VHDL语言的标识符有哪些基本要求？

2、变量赋值语句与信号赋值语句的区别？

3、PROCESS语句的特点。

4、if语句包括哪几种类型？写出每种类型的语法格式。

四、程序改错：（找出错误并改正，找出每处错误1分，改正1分共20分）

1、architecturertlofstartis

Processelk

signalcount:integerrange0to7;

begin

if(elk*eventandclk=，T)

count<=count+1;

if(count=0)then

carryout<=1;

else

carryout<='O';

endif;

endprocess;

endrtl;

2、libraryieee;

useieee_std_logic_1164.all;

entitydm

(a,b:instdlogic;

c:outstd_logic)

endmd;

architecturelifordmis

begin

c:=aandb;

五、编程题：（第1题6分，第2题6分，第3题9分，第4题9分，共30分）

1、利用V1IDL语言描述一个三态门电路

2、利用VHDL语言描述4位二进制数据比较器

3、利用VHDL语言描述一个同步置位、复位的D触发器

4、利用VHDL语言设计一个分频系数为16的分频器

期末考试《EDA实验》试卷B

,填空题：（每题6分，共30分）

1、常用的设计输入方式有、、

2、库提供了基本的逻辑元器件。

3、MAX+plusH编译器包括两大功能：和。

4、在设计输入完成之后，应立即对设计文件进行B

5、MAX+plusH是公司自己开发的EDA工具软件。

二、选择题：（每小题3分，共15分）

注：不定项选择

1、波形图的文件后缀为（）

A.*.scfB.*.gdf

C.*.vhdD.*.sym

2、运行编译器的方法是，在MAX+plusH菜单中选（）

A.CompilerB.New

C.ProcessingD.Simulator

3、把底层设计封装为自定义模块的方法是，在file菜单中选（）

A.NewB.Save

C.GreatDefaultSymbolD.EndTime

4、VHDL属于（）描述语言

A.普通硬件B.行为C.高级D.低级

5、MAX+plusH工具软件具有（）等功能

A.编辑B.编译C.编程D.仿真

三、判断题：（每小题5分，共10分）

1、在原理图设计中，可以把input元件反转180,作为output元件使用

)

2、文本设计或原理设计，编译成功后都能封装为自定义符号（）

四、改错题：（共15分）注：找出错误并改正

libraryieee

useieee.std_logic_1164.al1;

entitynand2is

port(a,b,instdlogic;

y:outstd_l