计算机结构与逻辑设计课件：时序逻辑电路

计算机结构与逻辑设计

（第七次课）画出下面触发器的输出波形S1DC1RQSRDCPQSRDCPQ先按基本触发器的方法对S、R作图置1置0再在保持区域内按D触发器的方法画波形保持保持保持保持错误情况对S、R功能不清楚，有的弄反了；对时钟触发特性不清楚,状态随D信号变化

每个时钟周期一个状态有的将时钟的触发边沿弄反了；最多的错误是在S、R

作用以后，时钟作用沿到来之前的状态画得不对；在S=R=0（保持）期间，没有时钟信号的有效边沿作用，状态就不改变一，复习题（思考题）时序逻辑电路与组合电路的区别电路结构行为特征P.402,题3.21哪些是组合电路哪些是存储器什么是外输出?内输出?外输入?内输入?输出方程?激励方程?状态方程?输出方程：Z=A⊕Q=AQ+AQ激励方程：J=A⊕Q=AQ+AQ

K=J状态方程：Qn+1=JQn+KQn=JQn+JQn=J

=AQn+AQn

最简单的存储器件是什么?其存储作用体现在何处?时序逻辑电路的描述方法有哪些?其核心是什么?

真值表卡诺图状态图语言描述组合输出=f（输入）电路时序外输出=f（外输入，内输入）电路内输出=g（外输入，内输入）内输入=h（内输出，原输入）

增加了状态的概念(存储)增加了流程的概念(时序)外输出=f（外输入，状态）激励=g（外输入，状态）状态=h（激励，原状态）状态=h（外输入，原状态）同左同左同左

无状态表状态图流程图并发语句过程语句时序逻辑电路的分析方法

QnA

010111

Qn+1

QnA

010111Zn

QnA

0

101

Qn+1

，Zn1，0，0，1，

0110输出方程：Z=A⊕Q=AQ+AQ激励方程：J=A⊕Q=AQ+AQ

K=J状态方程：Qn+1=JQn+KQn=JQn+JQn=J

=AQn+AQn

QnA

0

101

Qn+1，Zn1，0，0，1，

0110现态PS次态NS转换条件/输出

0/01/100/11/01坐标是当前状态Qn与当前输入Xn，内容是下一状态（Qn+1

）与当前输出ZnX/ZCPAQZ1/11/01/0移位寄存器的特征是什么？寄存器串阅读MSI器件功能表要注意什么问题？控制端——

功能有效电平与时钟同步否？优先关系读功能表的方法——

先从最特殊的行读起CRM1M0CPDSRDSLD1D2D3D4

Q1n+1Q2n+1Q3n+1Q4n+10

××

×××

×

×

×

×0

0

0

01××

0

××

×

×

×

×Q1nQ2nQ3nQ4n

10

0￪

××

×

×

×

×Q1nQ2nQ3nQ4n10

1￪

0

×

×

×

×

×0Q1nQ2nQ3n10

1￪

1

×

×

×

×

×

1Q1nQ2nQ3n11

0￪

×0

×

×

×

×Q2nQ3nQ4n011

0￪

×1

×

×

×

×Q2nQ3nQ4n111

1￪

×

×

abcda

bcd

清零保持保持右移左移置数SRG401C41→/2←R1,4D3,4D3,4D3,4D3,4D2,4DM0M1CPCRDSRD1D2D3D4DSLQ1Q2Q3Q4M03移位寄存器的语言描述IF

rising_edge(CP)THENnext_state<=D3&(Q3DOWNTOQ1);IFn_CR=0THENnext_state<=‘0000’;IFrising_edge(CP)THENCASEMISWHEN01=>nest_state<=DSR&state(1to3)WHEN10=>nest_state<=state(2to4)&DSLWHEN11=>nest_state<=a&b&c&ｄ

WHENothers=>null;ENDCASE;ENDIF;M是数组[M1，M0]，必须事先声明。Q1Q2Q3Q4Q4JSH/LDK74195CRD1D2D3D4Q1Q2Q3Q4Q4JSH/LDK74195CRD1D2D3D4移位寄存器的级联方法的要点是什么？123412345678Q1Q2Q3Q4Q4JSH/LDK74195CRD1D2D3D4Q1Q2Q3Q4Q4JSH/LDK74195CRD1D2D3D4各控制端（包括时钟）并联左边的串行输出接右边的串行输入左边的串行输入，右边的串行输出作为总的串行输入和串行输出.时钟S/LCR串入串出试列举移位寄存器的应用自学内容自学范围——

第三章

§

3.4.3~§

3.8

重点:§3.4,§3.5,§3.7

§

3.4.3为什么说计数器的特点是一个“环”?对计数器的4个定语如何理解?集成计数器的集联有哪些方法?计数器的进位信号为什么在计至最大数(例如9或15）时产生?这与逢10进一或逢16进一有无矛盾？综述集成计数器的功能和应用自学内容(思考题)§3.6,§3.7,何谓状态等价？何谓状态编码？用中规模集成电路设计时序逻辑电路的思路？§3.8,CPLD有哪些优点?怎样理解CPLD的灵活性?实验要求教材P.63实验五MSI时序功能件的应用用移位寄存器实现广告流水灯用移位寄存器实现另一功能(自选)141312111098CPANCQAQDGNDQBQC

74LS90CPBR0(1)R0(2)NCVccS9(1)S9(2)1234567

QACPAQBQCQDCPB01000001010011100

QACPAQBQCQDCPB

QACPAQBQCQDCPB

功能表

清零输入置九输入输出

CP

R0(1)R0(2)S9(1)S9(2)QDQCQBQA

×110×0000

×11

×00000

×

×

×111001

↑

×0×0↑0

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