第3节 8086外部基本引脚与工作模式

2.38086外部基本引脚与工作模式两种模式构成两种不同规模的应用系统最小模式8086/8088本身提供了所有的系统总线信号最大模式8086和总线控制器8288共同形成系统总线信号2.3.1工作模式由8086/8088单一微处理器构成的小系统由多个微处理器构成较大规模的应用系统可以接入数值处理的协处理器8087,进行I/O处理的协处理器8089两种模式利用MN/MX*引脚加以区别MN/MX*接高电平为最小模式MN/MX*接低电平为最大模式数据总线控制总线地址总线12.3.28086微处理器外部基本引脚12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE*/S7MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ*/GT1*)WR*(LOCK*)M/IO*(S2*

)DT/R*(S1*

)DEN*(S0*

)ALEINTA*TEST*READYRESET80862⑴公用的引脚信号和最小模式下的引脚信号数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚3①数据和地址引脚AD15～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的16位地址A15～A0其他时间用于传送16位数据D15～D0A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16在访问外设的第一个时钟周期全部输出低电平无效其他时间输出状态信号S6～S34S4S3意义00当前正在使用ES01当前正在使用SS10当前正在使用CS11当前正在使用DSS6=0CPU连接在总线上S5=0禁止可屏蔽中断1允许可屏蔽中断表2.2S3、S4代码组合与当前段寄存器的关系5ALE（AddressLatchEnable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD15～AD0和A19/S6～A16/S3正在传送地址信息。由于地址信息在这些复用引脚上出现的时间很短暂，所以系统利用ALE引脚将地址锁存起来。M/IO*（InputandOutput/Memory）访问存储器或I/O设备，输出、三态该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线AD15～AD0提供16位I/O口地址该引脚输出高电平时，表示CPU将访问存储器，这时地址总线AD19～AD0提供20位存储器地址6WR*（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在把数据送到存储器或接口中的I/O端口RD*（Read）读控制，输出、三态、低电平有效有效时，表示正在从存储器或I/O端口读数据送到CPUIO/M*、WR*和RD*是最基本的控制信号组合后，控制4种基本的总线周期总线周期IO/M*WR*RD*存储器读低高低存储器写低低高I/O读高高低I/O写高低高②读写控制引脚7READY存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8088CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。DEN*（DataEnable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动8SHE*/S7（

SS0*SystemStatus0）DT/R*（DataTransmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据从CPU输出（发送）低电平时数据送入CPU（接收）在总线周期的T1状态,作为高8位数据总线允许信号,低电平有效.AD15~AD8AD7~AD0从奇地址开始读/写一个字（在两个总线周期传送16位数字）1001AD15~AD8从奇地址单元或端口读/写一个字节10AD7~AD0从偶地址单元或端口读/写一个字节01AD15~AD0从偶地址开始读/写一个字00所用的数据引脚操作A0BHE表2.3BHE*和AD0代码组合所对应的存取操作9INTR（InterruptRequest）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽INTA*（InterruptAcknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断类型码送到数据总线③中断请求和响应引脚10NMI（Non-MaskableInterrupt）不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务11HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权HLDA（HOLDAcknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻抗状态，使请求总线使用权的设备可以顺利接管总线。待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权。④总线请求和响应引脚12RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作8088复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0HCLK（Clock）时钟输入系统通过该引脚给CPU提供内部定时信号。8088的标准工作时钟为5MHzIBMPC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns⑤其它引脚13Vcc电源输入，向CPU提供＋5V电源GND接地，向CPU提供参考地电平MN/MX*（Minimum/Maximum）模式选择，输入接高电平时，8086引脚工作在最小模式；反之，8086工作在最大模式TEST*测试，输入、低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到该引脚有效为止在使用协处理器8087时，通过该引脚和WAIT指令，可使8086与8087的操作保持同步142.最大模式的引脚信号8086的数据/地址等引脚在最大模式与最小模式时相同有些控制信号不相同，主要是用于输出操作的编码信号，由总线控制器8288译码产生系统控制信号：S2*、S1*、S0*——3个状态信号M/IO(S2)DT/R(S1)DEN(S0)操作8288命令输出000011110011001101010101中断状态读I/O端口写I/O端口暂停取指令读内存写内存无效INTAIORCIOWC无MRDCMRDCMWTC无15LOCK*:总线封锁信号QS1、QS0:指令队列状态信号RQ*/GT0*、RQ*/GT1*:2个总线请求/同意信号QS1QS0含义00110101无操作从指令队列的第一个字节中取走代码队列为空除第一个字节外,还取走了后续字节中的代码表2.5QS1、QS2的组合与指令队列的状态16系统总线信号AD7～AD0A15～A8A19/S6～A16/S3+5V8088ALE8282STBA19～A16A15～A8A7～A0D7～D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*8086/8088最小模式的总线形成（3）20位地址总线:采用3个三态透明锁存器8282进行锁存和驱动（2）8位数据总线:采用数据收发器8286进行驱动（1）系统控制信号:由8088引脚直接提供17有问题！20位地址总线的三态输出：无效时，不允许数据输出，呈高阻状态透明：锁存器的输出能够跟随输入变化输出控制信号有效时，允许数据输出；18图2.6最小模式下的8086系统配置19系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应答电路AENBRDAEN’*AEN*CENA19～A12A11～A8A7～A0D7～D0AD7～AD0A11～A8A19/S6～A16/S3A15～A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*～S0*S2*～S0*MN/MX*OE*OE*MRDC*AMTW*IORC*AIOWC*INTA*8086/8088最大模式的总线形成(3)系统控制总线:由总线控制器8288形成MEMR*、MEMW*、IOR