edaelectronic design automation电子设计自动化大三上review

EDA：ElectronicDesignAutomationSOC：EDA：ElectronicDesignAutomationSOC：SystemonChipSOPC：SystemonaProgrammableChip可编程片上系统FPGA：FieldProgrammableGateArray现场可编程门阵列PLD（programmablelogicdevice，可编程逻辑器件）CLPD（ComplexProgrammableLogicDevice，复杂可编程逻辑器件）IC（IntegratedCircuit，集成电路）DSP（DigitalSignalProcessor）MCU（microprogramedcontrolunit）微程序控制器MPU（microprocessorunit）微处理器HDLHardwareDescriptionLanguage，硬件描述语言)RTL（RegisterTransferLevel，寄存器转换级电路）IP(IntellectualProperty，知识产权)RAM（randomaccessmemory）ROM（readonlymemory）EPROM（ElectricallyProgrammableRead-Only-Memory）可擦可编程只读存储器API（ApplicationProgramInterface，应用程序界面LayerUDP(User-DefinedPrimitives）EDAEDAEDA工具的共同特点:HDLPLD又都可以由组合电路加上存储元件（触发器）EDA（编程配置:PLD器件的过程EDA工具的两个主要功能是：综合和仿真。CPU②综合器则不同，综合器转化（翻译）IPHDL进行描述。②综合器则不同，综合器转化（翻译）IPHDL进行描述。NiosII软核处理器（HAL是软硬件的桥梁NiosII处理器系统和软件开发集成开发环境：NiosIIIDE（SoCCoreCore（RAM/RO，（SoC优点Bottom-upTop-down设计，即自顶向下的设计。将设计分为系统级，功能级，门级，开关级等不同的Bottom-upTop-down设计，即自顶向下的设计。将设计分为系统级，功能级，门级，开关级等不同的HDL：具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编VerilogHDL不仅提供描述设计的能力，而且提供对激励，控制，存储响应和验证的建Regwire的区别：①reg是变量类型之一，wie是线网类型之一；②reg变量只能在alwaysinitialwireassign中赋值，或者通过模块实例的输出（和输入/输出）端口赋值；③进行初始化时，regx，wirezreg变量不能赋予强度值。Regwire的区别：①reg是变量类型之一，wie是线网类型之一；②reg变量只能在alwaysinitialwireassign中赋值，或者通过模块实例的输出（和输入/输出）端口赋值；③进行初始化时，regx，wirezreg变量不能赋予强度值。（1）if（**）while条件表达式）<语句<语句moduleexample(o1,o2,a,b,c,d);inputa,b,c,d;outputo1,o2;regc,d;regandu1(o2,c,d);always@(aorif(a)o1=b;elseo1=moduleexample(o1,o2,a,b,c,d);inputa,b,c,d;outputo1, regc, rego2rego1;andu1(o2,c,d);always@(aorif(a)o1=b;elseo1=modulepipen1(q3,d,clk);output[7:0]q3;input[7:0]d; modulepipen1(q3,d,clk);output[7:0]q3;input[7:0]d; reg[7:0]q3,q2,q1;always@(posedgeclk)beginq1<=d;q2<=q1;q3<=8（1）2moduleadder_pipe2(cout,sum,ina,inb,cin,clk);input[7:0]ina,inb;inputcin,clk;outputreg[7:0]outputregreg[3:0]reg[3:0]regalways@(posedgeclk)tempa=ina[7:4];tempb=inb[7:4];always@(posedgeclk)（2）4moduleadder_pipe4(cout,sum,ina,inb,cin,clk);output[7:0]sum;outputcout;input[7:0]ina,inb;inputcin,clk;reg[1:0]firsts,thirda,thirdb;reg[3:0]seconda,secondb,seconds;reg[5:0]firsta,firstb,thirds;always@(posedgeclk)tempa=ina;tempb=inb;tempc=cin;end//输入数据缓存18/19always@(posedgeclk){firstc,firsts}=tempa[1:0]+tempb[1:0]+tempc;第一级加（2位always@(posedgeclk)seconda=firsta[5:2];secondb=firstb[5:2];//数据缓存always@(posedgealways@(posedgeclk)always@(posedgeclk)寄存器逻辑的功能是存储有限状态机的内部状态（01构成有限状态（moore//摩尔型状态机的输出信号仅与当前状态有关CPU通过操作指令和硬件操作单元来控制功能的实现，有限状态机通过状态转移现。PLDVerilog语言描述EDA工具综合，可以生产性能优越的有限有限状态机（FiniteStateMachineFSM）是时序电路设计中经常采用的一种方式，尤其优点参照程序来理解2234diagramtable(1)（currentstate，cs）(2)下一个状态，或称为次态（NextState