人工智能芯片设计第2章-数字集成电路设计

第二章：数字集成电路设计人工智能芯片设计ArtificialIntelligenceChipDesign2.1 CMOS电路设计2ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuitsCMOS电路的特点如下：1、静态功耗低，每门功耗为nw级；2、逻辑摆幅大，近似等于电源电压；3、抗干扰能力强,直流噪声容限达逻辑摆幅的35%左右；4、可在较广泛的电源电压范围内工作,便于与其他电路接口；5、速度快，门延迟时间达ns级；6、在模拟电路中应用，其性能比NMOS电路好。CMOS电路基本结构示意图2.1 CMOS电路设计3ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuitsCMOS反相器设计AY1001结构示意图逻辑示意图2.1 CMOS电路设计4ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuitsCMOS组合逻辑设计SPMOS上拉网络SNMOS下拉网络输出输入CMOS逻辑门示意图NMOS和PMOS晶体管对示意图输出端电平上拉网络关闭上拉网络打开下拉网络关闭Z1下拉网络打开0阻塞X逻辑电平2.2时序逻辑电路设计5ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits时序逻辑电路具有记忆功能输出不仅取决于当前输入的值，还取决于之前的输入值由组合逻辑和寄存器组成使用正边沿触发寄存器的有限状态机的框图输入输出组合逻辑寄存器QDCLK当前状态下一状态2.2时序逻辑电路设计6ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits

tCLKtD稳定数据

tQ

稳定数据寄存器QDCLK

同步寄存器的建立时间、保持时间和传播延迟2.2时序逻辑电路设计7ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件静态记忆元件与动态记忆元件锁存器与寄存器静态记忆元件1）其状态可以在电源打开时保持不变2）通常采用正反馈或再生构建3）可以用来配置数据、保存状态信息动态记忆元件1）能够在短时间内存储状态，其存储时间通常为ms级2）基于MOS器件相关寄生电容器临时存储电荷的原理

3）动态逻辑的电容器必须周期性地刷新以消除电荷泄漏4）适用于高性能水平和周期性时钟的数据路径电路2.2时序逻辑电路设计8ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件静态记忆元件与动态记忆元件锁存器与寄存器1）锁存器是边沿触发寄存器的重要组成部分2）锁存器透明模式和保持模式的切换由时钟信号的高低电平控制3）边沿触发寄存器仅在时钟信号的边沿进行采样，正边沿触发寄存器在时钟从0到1时采样输入，负边沿触发寄存器反之正负锁存器的时序2.2时序逻辑电路设计9ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器两个级联逆变器（a）及其Vtc（b）亚稳态2.2时序逻辑电路设计10ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器（a）原理图（b）逻辑符号（c）特性表基于NOR的SR触发器SR

QSR

Q禁止输入模式SRQ

01010110Q001010

SRQ

基于NAND的SR触发器异步SR触发器2.2时序逻辑电路设计11ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器同步SR触发器Q

CMOS时钟SR触发器2.2时序逻辑电路设计12ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器10QDCLK正锁存器01QDCLK负锁存器基于多路复用器的负锁存器和正锁存器时钟信号输出正锁存器0保持稳定1D负锁存器0D1保持稳定2.2时序逻辑电路设计13ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器

使用传输门建立的正锁存器正极门闩的晶体管级实现是基于多路复用器这个门闩的实现在这个指标上并不特别有效，因为它需要加载4个晶体管的时钟信号2.2时序逻辑电路设计14ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器

CLKD

(a)

原理图(b)

非重叠时钟基于多路复用器的NMOS锁存器（仅使用NMOS传输晶体管）优点：减少了两个NMOS器件的时钟负载当CLK为高电平时，锁存器对D输入进行采样，而低电平时钟信号使能反馈环路，并将锁存器置于保持模式2.2时序逻辑电路设计15ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits动态元件动态传输门边沿触发寄存器单相时钟寄存器（TSPCR）CLKCLK

DQ

动态沿触发寄存器CLK

0-0重叠1-1重叠不重叠时钟的影响

2.2时序逻辑电路设计16ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits动态元件动态传输门边沿触发寄存器单相时钟寄存器（TSPCR）真单相锁存器优点：使用单个时钟相位缺点：晶体管数量增加，需要12个晶体管2.2时序逻辑电路设计17ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits动态元件动态传输门边沿触发寄存器单相时钟寄存器（TSPCR）向TSPC方法添加逻辑TSPC提供了额外的优势，即在锁存器中嵌入逻辑功能的可能性，从而减少与锁存器相关的延迟开销2.2时序逻辑电路设计18ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits动态元件动态传输门边沿触发寄存器单相时钟寄存器（TSPCR）正沿触发寄存器TSPC寄存器的保持时间小于1个反相器延迟寄存器的传播延迟实质上是三个反相器