计算机组成原理ch03内部存储器

第三章内部存储器

■冯•诺依曼结构（冯•诺依曼计算机）

■存储程序和程序控制

■控制器为中心

■现代计算机中，存储器处于全机中心地位

-1计算机正在执行的程序和数据均存放在存储器

■（除暂存于CPU寄存器）

■CPU直接从存储器取指令或存取数据

・2计算机系统中输入输出设备数量增多，数据传送速度加快

■采用直接存储器存取（DMA）技术和I/O通道技术，在存储

器与输入输出系统之间直接传送数据

■3共享存储器的多处理机

■利用存储器存放共享数据，实现处理机之间的通信，加

强存储器作为全机中心的地位

1

tigerFebruary2010

第三章内部存储器

■中央处理器由高速器件组成，指令的执行速度基本上取决于

主存储器的速度

-计算机解题能力的提高

■应用范围的日益广泛

・系统软件的日益丰富

■与主存储器的技术发展密切相关

占-m

F三

==

一S_

mH

5=三

-5二=

二=

5三=.==.

三;=

三

=二£s

-5三==

三

=三^

=二=

工

m污t=v4==.

n三=

三

三

第2

■鬲

>二~

弹砂"

炉

:=去

3兀C

■*.

，.i-3.

二

IlhiTI

2

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第三章内部存储器

•3」存储器概述

■32SRAM存储器

■33DRAM存储器

■34只读存储器和闪速存储器

,3.5并行存储器

■36cache存储器

3

tigerFebruary2010

3.1存储器概述

・3.L1存储器分类

■3.1.2存储器的分级结构

■3.L3存储器的技术指标

4

tigerFebruary2010

■存储位/存储元存放一位二进制位的电路或材料单元

■存储单元若干个存储元组成一个存储单元

・存储器若干个存储单元

■1.按存储介质分

■半导体存储器：用半导体器件组成的存储器

■磁表面存储器：用磁性材料做成的存储器

■2,按存取方式分

■随机存储器：任何存储单元的内容都能被随机存取，且存

取时间和存储单元的物理位置无关

■顺序存储器：只能按某种顺序来存取，存取时间和存储单

元的物理位置有关

5

tigerFebruary2010

■3.按存储内容的可变性分

■只读存储器(ROM)：存储的内容是固定不变的，只能读出而

不能写入的半导体存储器

■随机读写存储器(RAM)：既能读出又能写入的半导体存储器

■BIOS(CMOS?):ROM^EPROM^E2PROM^FIashROM

.4按信息易失性分

■易《殍存储器：断电后信息即消失的存储器

■非易失性存储器：断电后仍能保存信息的存储器

■5,按系统中的作用分

■主存储器

■辅助存储器

■高速缓冲存储器

■控制存储器

6

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■对存储器的要求是：容量大，速度快，（位）成本低

■为解决三者之间的矛盾，采用多级存储器体系结构

■即高速缓冲存储器、主存储器和外存储器

速度快容量小（位）成本高

▲

CPU寄存器

cache

虚存

主:存

磁盘cache

磁盘

磁带光盘

慢大低

7

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■存储器的用途和特点

名称简称用途特点

存取速度快

高速缓冲存储器cache高速存取指令和数据

存储容量小

存放计算机运行期间存取速度较快

主存储器主存

的大量程序和数据存储容量不大

存放系统程序和大型存储容量大

外存储器外存

数据文件及数据库位成本低

8

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■主存储器的性能指标

指标含义表现单位

字数

存储容量一个存储器可容纳的存储单元总数存储空间的大小

字节数

发出读（写）操作命令到该操作完成，

存取时间数据出现在数据总线上的一次存储主存的速度ns

器操作所经历的时间

连续启动两次操作所需间隔的最小

存储周期主存的速度ns

时间

位/秒

存储器带宽单位时间里存储器所存取的信息量数据传输速率

字节/秒

■字WORD

■字节Byte字节/秒Byte/sB/s

■位bit位/秒bit/sb/s

字节B或KB或MB或GB或TB

千字节1KB=21OB=1O24B

百万字节1MB=21OKB=22OB

十亿字节1GB=21OMB=22OKB=23OB

万亿字节lTB=210GB=220MB=230KB=240B

ls=1000mslms=JLISl|ns=1000nslns=10-9s

IOOO9

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■可靠性

■通常用平均无故障时间MTBF(MeanTimeBetweenFailures)

来装在

■MTBF指连续两次故障之间的平均时间间隔

■MTBF越长，意味着主存的可靠性越高

■半导体存储器由于采用大规模集成电路结构，对电磁场及

温度等变化的抗干扰性较强，可靠性较高，平均故障时间

为几千小时以上

■功耗

■半导体存储器的功耗包括“维持功耗”和“操作功耗”

■在保证速度的前提下应尽可能地减小功耗，特别是要减小

“维持功耗”

■

■指南一片若干平方毫米的芯片上能集成多少个存储位

■每个存储位存储一个二进制位，所以集成度常表示为位/片

■典型产品的集成度有1K位/片、4K位/片、16K位/片、64K

位/片、256K位/片等

■超大规模集成电路存储器的集成度达128M位/片，…，

1Gbit/片10

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DDR

■SDRAM(SynchronousDynamicRandomAccessMemory)同步

动态随机存储器一

■DIMM(DualIn-lineMemoryModule)：双面引脚

M

■DDR(DoubleDataRate)：双数据速率

uunj-TJTT_n_nL_r

■PC1600DDR200Corefrequency=100MHzClod<Freq=100MHzDataFreq=100MHz

■PC2100DDR266

.PC2600DDR333

.PC3200DDR400

DDRI

■mTLT^LTJT_TLT

■DDR:2bitprefetchCorefrequency=100MHzClockFreq=100MHzDataFreq=200MHz

#ofPre-fetch

Int.DataBusDQport

DDRII

njiTLErnnm

Corefrequency=100MHzClod<Freq=200MHzDataFreq=400MHz

Memory

DataBus

Cell

Array

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DDR333的带宽

■外频=333/2(MHz)=166MHz

■DDR在访问周期的上升下降沿各发送一次数据

■位宽=64bit

■带宽=(333/2)MHz*2*64bit/(8bit/Byte)

=2600MB/s

=2.6GB/s

12

tigerFebruary2010

测验：求DDR400的带宽

13

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第三章内部存储器

・3」存储器概述

■3.2SRAM存储器

■33DRAM存储器

■3.4只读存储器和闪速存储器

・3.5并行存储器

■36cache存储器

■0和1的世界

■数据的表示——机器码---------加减运算-------运算器

■装入----------运算的准备------运算的方法——电路

■第二章

■数据——人类世界的表示

■运算器----处理

・存储？

■第三章

14

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3.2随机读写存储器

■32/基本的静态存储元阵列

■322基本的SRAM逻辑结构

・3.2.3读/写周期

15

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■电工-阻容电路计算某点电位

■电子技术-晶体管，发射极、集电极、基极

■数字电路、数字逻辑-0、1;高电平、低电平；导通（电阻->0）、截止（电阻->00）

■T5、T6、T7、T8四个控制管等效于开关，四个开关都接通后才可读写

■读-检测，被动，检测电路等效于万用表、电阻，差动检测

■写一灌、猫高龟彳立拉A点电位，主而

■Tl、T2相互抬高或拉低,双稳；A高B低/A低B高,互补；I/O、1/0#为1、0或0、1,互补6

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写操作，读操作

■写T

■通过X、Y线开启T5、T6、TAT8四个控制管

■在I/O线上输入高电位，在正线上输入低电位

■把高、低电位分别加在A,B点

■使T1管截止，T2管导通

■将写入存储元

■写W

■通过X、Y线开启T5、T6、T7>T8四个控制管

■在i/o线上输入低电位，在176■线上输入高电位

■把低、高电位分别加在A,B点

■使T1管导通,T2管截止

■将"0”信息写入了存储元

■读操作

■通过X、Y线开启T5、T6、T7、T8四个控制管_

-A,B鸣的电位分别通过位线D与6送到I/O与I/O

■I/O与I/O线接一个差动读出放大器，从其电流方向可以判知

所存信息是”1“还是“0”17

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3.2.2基本的SRAM逻辑结构

■一个SRAM存储器

■存储体、读写(I/O)电路、地址译码(X、Y)电路和控制电路

<--------------输出驱动

输出

输入

读/写片选

A6A7Al1

18

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1存储体

-一个基本存储元电路只能存储一个二进制位

■将基本的存储元电路有规则地组织起来，就是存储体

・存储体有不同的组织形式

-各个字的同一位组织在一个芯片

■各个字的4位组织在一个芯片，如21141K*4

■各个字的8位组织在一个芯片，如61162K*8

■如上页图

・存储体将4096个字的同一位组织在一个芯片

■4096通常排列成矩阵形式，如64*64,由行选、列选线选

中所需的单元

・16个片子组成4096*16的存储器

19

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2地址译码器

■单译码方式

■适用于小容量存储器中，只有一个译码器

■地址数2人n,字（行，X）线数2人n,歹U（位，Y）不作选择

A地

址

A译

A码

器

A

20

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2地址译码器

■双译码方式

■地址译码器分成X、Y两个，可减少选择线的数目

■地址数2人（AX+AY）,字（行，AX）线数2人AX,位（歹U,AY）线

数"AY

AO

Al

A2

A3

A4

A5

A6A7A8A9A1OAl1

21

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■3驱动器

■双译码结构中，在译码器输出后加驱动器，驱动挂在各条X

方向选择线上的所有存储元电路

■4I/O电路

■处于数据总线和被选用的单元之间，控制被选中的单元读

出或写入，放大信息

■5片选

■在地址选择时，首先要选片，只有当片选信号有效时，此片

所连的地址线才有效

■6输出驱动电路

■将几个芯片的数据线并联来扩展存储器的容量

■读出数据或写入数据都通过三态输出缓冲器连接双向的数

据总线

22

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■2114-1024*4(1K*4)的存储器

■4096个基本存储单元，排成64*64(64*16*4)的矩阵

■需10根地址线寻址

■X译码器输出64根选择线，分别选择1-64行

■Y译码器输出16根选择线，分别选择1-16列控制各列的位线

控制门

弓版图

・8

47

国6%

A1

A5-AB

A1

①4为

A1

Ai3I/Q

A1

A2I/Q

Ai

A1I/Q

cs0IQ

GNDWE

23

tigerFebruary2010

A

A3

A4行'Vcc

5

A选64x64存储矩阵GND

A6(64x16x4)

A7择

8

I/O1-0-

输入列电路

I/O2-0-I/O

数据列选择―

I/O3-0-^控制

I/O4-o->--

双向数据总线

24

tigerFebruary2010

■与CPU连接时，CPU的控制信号与存储器的读、写周期之间的

配合问题非常重要

■读写过程：地址A--命令C--数据D

■读周期

■读周期与读出时间是两个不同的概念

■读出时间

■从给出有效地址到外部数据总线上稳定地出现所读出的

数据信息所经历的时间

■读周期时间

■存储芯片进行两次连续读操作时所必须间隔的时间

■读周期时间>=读出时间

25

tigerFebruary2010

SRAM读周期

Ti

T3

地址有效CPU周期(时钟)地址失效

-------£RC--------

*

AXX

片选失效

,co

CS

/，OHA

DOUT<>

tex一rOTD一

-读周期数据有效一L数据稳定

tRC读过程:

-读出时间

1)给出地址

tco-片选到数据输出延迟

2)给出片选和读命令

tex-片选到输出有效

3)保存读出内容

toTD-从断开片选到输出变为三态

4)CS复位

toHA-地址改变后的维持时间

地址撤销

5)26

tigerFebruary2010

SRAM写周期

DOUT>-----------------------------------------------

*-tDW->ltDH-

DIN-----------------------------------------------------------<>

写过程：

twc-写周期1）给出地址

tw-写数据时间2）给出片选

-地址有效滞后时间（保证地址在写前先稳定）

3）给出写命令

t\/VR-写恢复时间（保证地址在写后保持一段时间）

4）给出数据

tg/v-写信号有效到输出三态的时间

tDW-数据有效时间5）CS复位

tDH-写信号无效后数据保持时间6）地址撤销

27

（数据在写后保持一段时间适应器件延迟）tigerFebruary2010

例1

■下图是某SRAM的写入时序图。其中R/W是读/写命令控制线,

当R/W线为低电平时（写有效），存储器按给定地址把数据线

上的数据写入存储器。

■请指出下图写入时序中的错误，并画出正确的写入时序图。

地址飞X②X~/

数据④x⑤

CS\/一

R/W

28

tigerFebruary2010

解

■写入查储器的时序信号必须同步

■当R/迈线为有效信号时，地址线和数据线的电平须是稳定的

■当R/W线达到低电平时，数据立即被存储，如果数据线改变

了数直，存储器将存储新的数据⑤

■当R/W线处于低电平时地址线如果发生了变化，数据将存储

到新的地址②或③

■正确的写入时序见下图

地址

数据

CS

R/W

■在西和R/W均有效时，地址线和数据线上的数值须是稳定的

29

tigerFebruary2010

第三章内部存储器

■3.1存储器概述

■32SRAM存储器

■33DRAM存储器

■34只读存储器和闪速存储器

,3.5并行存储器

■36cache存储器

30

tigerFebruary2010

3.3DRAM存储器

■332DRAM存储位元的记忆原理

■332DRAM芯片的逻辑结构

・3.3,3读/写周期、刷新周期

■334存储器容量的扩充

■&&&3.3.5高级的DRAM结构

■&&&3.3.6DRAM主存读/写的正确性校验

31

tigerFebruary2010

■1、四管动态存储元：写操作、读操作、刷新操作

Q

.载管

fee:制管

!作管

E制管

6二z

丁3，丁4->丁9，T10

6+2—>4+2+2

D

32

tigerFebruary2010

2,单管动态存储元

行选择信号

数据线T

行（字）选择

工c

刷新

放大器

oT

列选择信号

T

数据输入/输出线

33

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单管DRAM的存储矩阵

行选o

行选I

刷

刷

新

新

放

放

大

大

器

器

行选w-1

-I——

缓冲器

列选列选0

DINDOUTR/W

34

tigerFebruary2010

读操作

■行选择线为高电平，使存储电路中的T1管导通，于是，使连

在每一列上的刷新放大器读取电容C上的电压值

■刷新放大器的灵敏度很高，放大倍数很大，并且能将从电

容上读得的电压值折合为逻辑“0”或者逻辑“1”

■列地址（较高位地址）产生列选择信号，有了列选择信号，所选

中行上的基本存储电路才受到驱动，从而可以输出信息

■在读出过程中，选中行上的所有基本存储电路中的电容都受

到打扰，因此为破坏性读出

■为在读出之后，仍能保存所容纳的信息，刷新放大器对这些

电容上的电压值读取之后又立即进行重写

35

tigerFebruary2010

■写操作

■行选择线为“1”；T1管处于可导通的状态

■如果列选择信号也为“1”则此基本存储电路被选中

■于是由数据输入/输出线送来的信息通过刷新放大器和T1管

送到电容C

■刷新

■虽然进行一次读/写操作实际上也进行了刷新

■由于读/写操作本身是随机的，并不能保证所有的RAM单元

都在2ms中可以通过正常的读/写操作来刷新

■专门安排了存储器刷新周期完成对动态RAM的刷新

36

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DRAM的电气特征

■集成度高，功耗低

■具有易失性，必须刷新

■破坏性读出，必须读后重写

■读后重写，刷新均经由刷新放大器进行

■刷新时只提供行地址，由各列所拥有的刷新放大器,对选中

行全部存储元整行进行读后重写（再生）

37

tigerFebruary2010

3.DRAM存储芯片实例

2116-16KX1214二16K矩阵128x128

38

tigerFebruary2010

3.3.2DRAM芯片的逻辑结构

■图3.71MX4位DRAM芯片

Vcc--------1241—地行

10存储阵列

223译1024x1024

冷码

D2一34Mx422D3x4位

WE―►421K-CAS

RAS—►520-OE

12.......1024

NC-►619-A9

A10一a718-A81

DRAM2

列

列

A0—►817—A7地址

器

锁

译

Al-►916—A6存输入/输出缓冲器

码与读出放大器

A2-1015-A5Q

A3-

1114-A41024

Vcc--------1213■——地

CAS____________________i_____

RAS-----------------i-----------------R-/W----E

(a)管脚图(b)逻辑结构图

39

tigerFebruary2010

■与SRAM不同的是

-1增加了行地址锁存器和列地址锁存器

■由于DRAM存储器容量很大，地址线宽度相应要增加，这

势必增加芯片地址线的管脚数目。采取的办法是分时传

送地址码

■若地址总线宽度为10位，先传送地址码A0〜A9,由行选

通信号RAS打入到行地址锁存器；然后传送地址码A10〜

A19,由列选通信号CAS打入到列地址锁存器。芯片内部

两部分合起来，地址线宽度达20位，存储容量为1MX4位

-2增加了刷新计数器和相应的控制电路

■DRAM读出后必须刷新，而未读写的存储元也要定期按行

刷新，刷新计数器的长度等于行地址锁存器

■刷新操作与读/写操作是交替进行的，通过2选1多路开关

来提供刷新行地址或正常读/写的行地址

40

tigerFebruary2010

■RAS＞页与地址的关系

■(1)先由强将行地址送入行地址锁存器，再由CA5将列地址

送入列地址锁存器。因此，CAS滞后于破的时间必须要超

过芝色定L

■(2)丽和无正、负电平的宽度应大于规定值，以保证芯片

内部正常工作

■(3)行、列地址相而AS而AS的下降沿(负跳变)应满足有足

够的地址建立时间和地址保持时间，以确定行、列地址能准

确写入芯片

41

tigerFebruary2010

DRAM时序⑵

・读周期_

■2116的读周H丛喳脉冲变低（有效）到下一次变低

■妈序巴RAS和CAS的下降沿之间的时间必须满足要求

■远和箜的高低电平宽度有限制

■RAS和CAS变低与行、列地址的保持时间有要求

■幽的输出保持时间有限制

■WE信号为高

■写周期——

■要求数据在选通信号（CAS信号与WE信号较晚出现者）有效前

侬定之间内有效，同时保持规定的时间

■WE信号为低

42

tigerFebruary2010

1DRAM读周期

■行地址有效-行地址选通-列地址有效一列地址选通-数据

输出f行选通、列选通及地址撤销

CYC

RASRAS

CAS

CAS

4ASRAH-ASC

/

ADD、______/

RCSRCH

WE

RAC

DOH

CAC

<;>

Dout

(a)读周期

RAS#下降即锁入行地址，CAS#下降即锁入列地址

提前量一保证在动作前先稳定

保持量一在动作后保持一段时间适应器件延迟

图3.12动态存储器2116的读写周期43

tigerFebruary2010

2DRAM写周期

■行地址有效-行地址选通-WE#有效-列地址、数据有效->

列地址选通-数据输入f行选通、列选通及地址撤销

图3.12动态存储器2116的读写周期

44

tigerFebruary2010

3刷新周期

■刷新周怛2116每2ms刷新一次

刷新时，RAS为低，而一为高，且云的宽度必须大于t^s。

另外，刷新地址必须在南有效前有效，并要保持一段时间

（83页图3.13）

在每次读或写周期时，由7位行地址所选史的整行的存储元被

刷新。因此，每2ms内必须完成128个RAS刷新周期

■注：在刷新周期，必须断开存储器的输出

■另外，为了控制刷新，往往要求一些外部电路

45

tigerFebruary2010

3刷新周期

■刷新周期

■RASonly：刷新行地址有效fRAS有效一刷新行地址和RAS撤销

■CASbeforRAS：CAS有效fRAS有效fCAS撤卒肖fRAS撤至肖

-hidden：(在访存周期中)RAS撤销fRAS有效

(a)只用RAS*的刷新

46

tigerFebruary2010

3刷新周期

■刷新周期

■RASonly：刷新行地址有效->RAS有效->刷新行地址和RAS撤销

■CASbeforRAS：CAS有效->RAS有效.CAS撤销fRAS撤销

■hidden：(在访存周期中)RAS撤销fRAS有效

(b)CAS*在RAS*之前的刷新

47

tigerFebruary2010

3刷新周期

■刷新周期

■RASonly：刷新行地址有效fRAS有效-»刷新行地址和RAS撤销

■CASbeforRAS：CAS有效fRAS有效.CAS撤销fRAS撤销

-hidden：（在访存周期中）RAS撤销->RAS有效

（C）隐含式刷新

图3-14动态存储器的刷新周期

48

tigerFebruary2010

4.DRAM的刷新

■(1)DRAM的刷新

■不管是哪一种动态RAM,都是利用电容存储电荷的原理来

保存信息

■由于电容会逐渐放电，所以，对动态RAM必须不断进行读

出和再写入，以使泄漏的电荷得到补充

・动态MOS存储器采用“读出”方式进行刷新

■先将原存信息读出，再由刷新放大器形成原信息并重新

写入

49

tigerFebruary2010

4.DRAM的刷新

■(2)刷新周期

■从上一次对整个存储器刷新结束到下一次对整个存储器全

部刷新一遍为止，这一段时间间隔叫刷新周期

■一般为2ms,4ms,8ms

■(3)刷新方式

■常用的刷新方式有三种：集中式、分散式、异步式

50

tigerFebruary2010

集中式刷新

■整个刷新间隔内，前一段时间重复进行读/写周期或维持周期

■等到需要进行刷新操作时，便暂停读/写或维持周期，而逐行

刷新整个存储器

■适用于高速存储器

38713872

39I99°

上

地址127

序号读/写维持------------——刷新

刷新间隔（2ms）