FPGA现代数字系统设计教程数字系统架构

可编程技术发展历程1970s 1980s 1990s NewCenturySystemFlexibilityPROMs

ProgrammableProcessing

ProgrammableLogic

ProgrammableSystemsMemoryCPULogicSystems什么是可编程系统构成电子系统的三部分：CPU、存储器和控制逻辑都是可编程的，系统可以更新、修改或现场装修，达到缩短样品开发周期、产品上市时间，节约成本1990s NewCentury

P

(Programmable)Memory(Programmable)ASIC(NotProgrammable)

P

(Programmable)Memory(Programmable)FPGA/CPLD(Programmable)

数字系统架构

摩尔定律的50年与FPGA30年数字系统的层次结构抽象的层次开关电路级的基础——CMOS反相器逻辑级门电路为什么说CMOS反相器是数字系统设计的基础，因为逻辑级的电路可以通过改造反相器来实现，而逻辑电路的设计也是在反相器设计的基础上来完成的。CMOS组合逻辑CMOS组合逻辑形成规则为：规则1：nMOS晶体管串联

实现AND运算规则2：nMOS晶体管并联

实现OR运算规则3：并联nMOS的分支， OR各个分支的函数规则4：逻辑函数串联

是函数AND在一起规则5：输出是nMOS逻辑的补规则6：pMOS电路是 nMOS电路准确的对偶

门电路设计方法复杂逻辑门电路设计程序如下：1）

对电路估计输出分布电容Cout，设计一个满足瞬态响应要求的反相器，分别计算（W/L)ninv和(W/L)pinv2）

构造nMOS逻辑块，考虑最大可能的串联晶体管数m，选择每个器件是相同的

(W/L)n=m(W/L)ninv3.）

构造pMOS逻辑块，考虑最大可能的串联晶体管数K，选择每个器件是相同的

(W/L)p=k(W/L)pinv 一个数字系统不论它有多么复杂，在其结构中不可能不包括组合逻辑，已有成熟的理论和方法可以有效地表达、变换和简化组合逻辑，方便地用“积之和”或“和之积”的形式来描述。因此组合逻辑可以转换成由“与阵列”和“或阵列”的可编程逻辑阵列来实现。组合逻辑的实现形式组合逻辑概要特性门电路与、或、非基本逻辑门CMOS反相器的n管和p管进行对偶的串和并连接实现“积之和”的逻辑功能与阵列+或阵列PROM：或阵列可编程基于逻辑功能可以表示“积之和”的形式PAL：与阵列可编程PLA：与或阵列均可编程CPLDPAL模块+互联资源大量具有PAL功能的模块和实现模块和I/O互联的可编程布线资源SRAM/FLASH

FPGA

SRAM可编程,SRAM查找表输入信号作为查找表地址，选择查找表预存的函数真值表数值实现逻辑功能反熔丝FPGA反熔丝可编程，多路选择器构成的逻辑模块实现输入信号的各种组合逻辑功能nMOS逻辑阵pMOS逻辑阵F(A,B,C,D)ABCDCPLD—复杂可编程逻辑器件

（ComplexProgrammableLogicDevice）CPLD—复杂可编程逻辑器件

（ComplexProgrammableLogicDevice）FPGA—现场可编程门阵列

（Field

Programmable

Gate

Array）FPGA由三个基本组建构成：逻辑单元模块，输入/输出单元和可编程布线资源SRAM查找表结构

SRAM配置存储器反熔丝多路开关型结构反熔丝多路开关型结构Actel的FPGAACT-1由三个两输入多路开关和一个或门组成基本积木块，如图所示，这个宏单元总共有八个输入和一个输出，可以实现的函数为：

设置每个变量为一个输入信号或一个固定电平时，可以实现702种逻辑函数。当设置为S4=0,S3=Cin,W=A,X=Ā,S1=B,Y=Ā,Z=A,S2=B时，可实现全加器输出和信号Sum的逻辑函数;

当设置为S4=0,S3=A,W=0,X=Cin,S1=B,Y=Cin,Z=1,S2=B时，可实现全加器输出进位信号Cout的逻辑函数：QuickLogicFPGA编程技术—SRAM单元控制传输管FPGA结构XilinxLucentVantisActelAltera可编程技术传输管数据选择器三态缓冲器基于簇结构逻辑单元块布线结构岛形结构预设布线资源通道包围逻辑单元块四周平行层次化FPGA

CAD工具综合工艺无关逻辑优化消除冗余逻辑和尽量简化逻辑优化的基本门网表映射成查找表网表将查找表打包成逻辑单元块网表布局基于划分的最小割布局器需要局部迭代的解析布局器基于模拟退火的布局器，成本函数评估逻辑单元块布局质量布线全局兼详细布线器先全局布线再详细布线的两步布线算法利用时序分析的布线器

运算或与

1单变量0-1律/有界律x|0=x,x|1=1x&1=x,x&0=0

2互补律x|~x=1x&~x=0

3幂等律/重叠律x|x=xX&x=x

4还原律/对合律~~x=x

5双或三变量结合律x|(y|z)=(x|y)|zx&(y&z)=(x&y)&z

6交换律x|y=y|xx&y=y&x

7吸收律x|(x&y)=x,x&(x|y)=x

8分配律x&(y|z)=(x&y)|(x&z),x|(y&z)=(x|y)&(x|z),

9摩根定律~(x&y)=~x|~y,~(x|y)=~x&~y

D触发器的寄存元件组合逻辑的运算单元产生的数据需要存储和转移，要由触发器构成的寄存元件来完成。常利用的D型触发器特点是：1时钟上升沿前接收到输入信号，满足建立时间Tset≥2Tpd。2为保证触发器由时钟上升沿触发翻转，对于D=0的情况，

要求保持时间Thl≥Tpd。3对于D=1的情况，要求Thh=0。4输出状态变化滞后输入状态变化，这是D型触发器的由来。5在时钟控制下，输出状态与D的输入状态相同，Qn+1

=D。6由时钟、时钟使能、置位和复位构成触发器的控制信号。7置位和复位的控制可以有同步或异步控制两种不同方式。D型触发器对于组合电路，它的输出只与施加到输入端的信号值有关，但是时序电路的输出不仅与当前的输入信号有关，还与电路过去的行为有关，所以电路包含触发器等存储元件，并且认为存储元件所保存的内容代表电路的状态。寄存器传输级—有限状态机Tomodel—Current-statelogic—Next-statelogic—Outputs—Statenames—Evaluateeachstate—Evaluateinputconditions

Use—Clockedalwaysblocks—Combinatorialalwaysblocks—Clockedorcombalwaysblocks—Parameters—casestatements—if/ifelsestatements

MooreMachineInaMooremachine,theoutputvalueisafunctionofthecurrentstate—Ineffect,thereshouldbeaspecificoutputvalueforeachstate,evenifthesameoutputsoccurindifferentstates在Moore机中，输出值是当前状态的函数。—事实上，对于每个状态应该有一个规定的输出值，即使在不同的状态出现相同的输出。

MealyMachineInaMealymachine,theoutputvalueisafunctionofthecurrentstateandtheinputs—Outputvaluescanchangewhileinagivenstate,whichimpliescombinatoriallogicontheoutputs在Mealy机中，输出值是当前状态和输入的函数。—输出值可以在给定的状态期间改变，这意味着组合逻辑对输出有影响。三位二进制计数器有限状态机设计NSPSq2q1q0n2n1n0000001001010010011011100100101101110110111111000n0=~q0n1=q1^q0 n2=(q2^(q1&q0))逻辑单元DQfMAX=nMHzfMAX

2nMHztwologiclevelsonelevelonelevelDQDQDQDQ流水线技术（Pipelining）重新定时（Retiming）DQDQDQBeforeRetimingAfterRetimingDQDQDQ数据通道/控制单元分割同步时序系统可以从一个或多个状态机的角度来设计但是更加适合从数据通道的角度来考虑同步时序系统数据通道——操作和存储输入数据的功能部件，控制单元——使能和禁止数据通道的部件功能带数据通道的有限状态机—FSMD数据通道（datapath）主要包括进行算术和逻辑处理的组合逻辑模块以及为资源共享的多路选择器、寄存器或总线数据通道的部分输出作为次态信号送控制单元控制单元（controlunit）控制单元决定数据通道的时序，为数据通道提供各种控制信号，如寄存器的load信号，或多路选择器的select信号，或总线的地址信号（数据通道只能决定什么寄存器存储什么数据）（所有时序信息都由控制单元通过状态机来提供）寄存器传输级存储单元实质上是由一组触发器构成的寄存器，每个触发器能够存储一位的数据信息，n位的寄存器包含n个触发器，能够存储n位的二进制信息。数据通道的运算操作和输出都是由一些交互连接的寄存器和组合逻辑电路组成的，寄存器传输级是描述这样组成的电路对数据的传输操作。要对存储在寄存器中的信息进行传输和处理必须满足三个条件：数字系统中包含一组寄存器；包括对存储在寄存器中的数据进行操作的处理；在控制单元中有操作顺序的控制信号。寄存器传输级数字系统可以利用硬件描述语言在寄存器传输级进行描述，定义由硬件执行的寄存器操作和组合逻辑功能。对寄存器的操作包括不改变数据的传输操作，以及会改变被传输数据的算术操作、逻辑操作和移位操作等。系统中的寄存器操作都设计成与系统时钟同步，每个触发器的输入端D是要传输到输出端的数据，与其他触发器输入端的数据无关。带数据通道的有限状态机—FSMD基于多路转换器的数据通道ALUMUL2:12:12:12:12:12:1R1R2R3R4R5实现对运算部件（ALU和MUL）的资源共享基于总线的数据通道ALUMULR1R2R3R4R5RESULTBUSOPERANDBUSPipelineLatches下一状态函数的实现系统级—数字系统数字系统可以视为一个分层嵌套的有限状态机。有限状态机由功能单元和存储单元组成的。功能单元执行数据值的变换。存储单元在整个时间保存这些数值。有限状态机常由数据通道+控制器的结构来表示数据通道由纯组合逻辑构成控制器确定输出函数和下一状态函数数字系统构成各层次结构域的表示复杂数字系统分类以控制为主的数字系统是对外部事件作出反应的控制系统，通常由微控制器（单片机）编制程序来完成控制功能以数据为主的数字系统是对高速存取的数据进行运算和传输的信号处理系统，通常利用DSP器件进行编程来实现。算法级—复杂数字系统数字系统可以进行分解，由一组元件互连构成，通常包括处理器、存储器和控制器三部分组成。随数字系统复杂度的增加，系统设计涉及：由系统技术要求构造可实现系统行为的算法算法映射为由硬件电路实现算法要求的结构对于算法，运算与数据的依赖关系和时间顺序表示为数据流图，再转换由处理器、数据通道和寄存器组成的结构，可综合RTL模型DSP系统的算法和结构对信号的数字表示进行转换的功能单元，就是数字信号处理，在高性能专用硬件处理器上实现DSP算法的硬件方式，处理速度最快DSP算法要求高效率和高性能的MAC功能单元，决定着数字信号处理的性能流水线技术和并行处理是提高数字信号处理性能常采用的方法FPGA在DSP中的作用FPGAssupporthighDSPcomputationalthroughputCanhandleveryhighprocessingrates(100sofMegaSamplesperSecond)Idealco-processorsforDSPsFPGAscanbeusedasco-processorsforDSPprocessors(e.g.TI)FPGAsusedforpreorpostprocessingfunctionse.g.IFstageinbasestations嵌入式系统的算法和结构以应用为中心、计算机技术为基础、软件件可裁剪、适应应用系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统嵌入式系统组成：硬件层：包含嵌入式微处理器、存储器（SDRAM、Flash等）、通用设备接口和I/O接口（A/D、D/A、I/O等）。软件层：由实时多任务操作系统（Real-timeOperationSystem，RTOS）、文件系统、图形用户接口（GraphicUserInterface，GUI）、网络系统及通用组件模块组成中间层：硬件层与软件层之间为中间层，也称为硬件抽象层（HardwareAbstractLayer，HAL）或板级支持包（BoardSupportPackage，BSP），它将系统上层软件与底层硬件分离开来，使系统的底层驱动程序与硬件无关嵌入处理器+协处理器Xilinx的DNA——创新推动信息革命Xilinx的DNA——创新获得业界认可

数字系统架构

摩尔定律的50年与FPGA30年

摩尔定律50年1966.4.19在Fairchild

Semiconductor（仙童半导体）工作，后来成为英特尔公司联合创始人戈登•摩尔（Gordon

Moore）在《电子学》（Electronics）杂志上发表了一篇文章，指出，在过去的十年间，硅芯片上的晶体管之数目每年都增加一倍。戈登•摩尔还预测说，这一趋势将会持续十年。到1975年时，科技行业将其称之为摩尔定律。摩尔本人后来将芯片升级的周期修订为2年。1965年每个芯片可以容纳50个晶体管，摩尔预测到了1970年，每个芯片将能够容纳1000个元器件，每个晶体管的价格会降低90%。1970到2000年的30年,简单的几何比例缩小（使芯片上所有元器件越来越小）就保证了稳速的收缩，验证了摩尔的预测。之后，各种技术手段的发明使得该行业的发展跟上了摩尔定律的步伐。但每个技术都花10多年才应用。〉90纳米90纳米45纳米22纳米铜互连低介电薄膜硅晶绝缘体SOI应变硅StrainedSilicon

功率减1/3，性能增1/3堆叠硅片互连StackedSiliconInterconnect

三栅极晶体管Tri—Gate能耗降1/2，电压降0.2V32纳米2-D晶体管与22纳米3-D晶体管对比应变硅：纯硅在发生原子间力应变后晶体结构线性扩张

摩尔定律的终结也带来了“新”的机会可能。随着物理、数学、化学、生物等新发现和技术突破，新原理、新材料、新器件与电路的新结构都在向新的方向发展，建立新形态的信息科学技术及其产业。比如全新架构的系统芯片、生物分子等全新结构芯片以及量子计算机等等。谈论摩尔定律的终结已经20年了，可总能找出一种办法继续做下去，人的想象力和创造力是很大的。面向5G无线、有线电视接入以及雷达应用的单芯片自适应射频平台支持采样率高达5GS/S的14位模数转换器ADC10GS/S14位数模转换器DAC进行直接RF采样，二者的模拟带宽均高达6GHz第二和第三代新品，具有更高射频（RF）性能及更强可扩展能力。台积电7nm量产非常顺利，5nm的路还很乐观，未来也会沿着3nm往下走。虽然遇到挑战，但是现在整个半导体行业有众多聪明人，全世界优秀人才的合作让现状依然乐观。友商退出7nm制程或放缓研发是可以理解的，因为没有足够的经济规模，做起来确实不太合算。摩尔定律放缓的变化趋势，给半导体产业带来了很多的不确定性，这也给Achronix带来发展机遇。机器学习应用和云计算等，大数据和物联网的发展，提出更大的运算需求，eFPGA作为全新、异构和自带可编程硬件加速器的新技术，成为推动半导体产业向前的关键驱动力。FPGA1984年Xilinx发明和推出现场可编程门阵列（FPGA）逻辑电路、I/O引腿和互连资源都可由用户编程设定SRAM查找表结构

四/六输入查找表可以实现任意四/六输入信号的逻辑函数功能延时为SRAM查找表存取时间，与函数复杂度无关，为易失性SRAM配置存储器逻辑单元四输入逻辑单元与等效门FPGA的等效门数估计一般分为LUT+FF和ESB（BRAM）两部分，LUT＋FF等效于8～21个门，典型值为12；ESB做RAM使用时，一般相当于4门/bit，此时估计出的门数最多，如果ESB做乘积项/LUT则等效门数大大减小，例如EP20K1000E，前者为130万，后者为2万。TrendsofLogicCell在Virtex-6的逻辑单元中增加容量提高性能降低功耗减少面积功耗性能成本接到第二个输出的触发器放在LUT中,没有带驱动的外部网线由于第二个输出快速地连接到触发器,有更高的性能工具的封装选项可以利用更少数量的6LUT及更小的器件逻辑限制与焊盘限制芯片内空间逐步加入新模块，且数量不断增加BRAM，DSP模块，嵌入处理器（软核到硬核）I/O从单端到差分，高速串行接口，PCIe硬核BlockRAM/FIFOFeatures独立的读和写端口多种配置真正双口、单口带异步读和写端口的简单双口集成级联的逻辑由2个32Kx1的块RAM产生64Kx1字节写使能增强处理器存储器接口集成可选的64位错误校正集成可选的为快速有效FIFO的逻辑功耗性能成本为低的静态功耗设计为较低动态功率内部分成9K600MHz运行块RAM600MHz运行FIFO为较小元件选择更多块RAMHigherDSPPerformance最先进的DSP结构可选的预加器,用于对称FIR滤波器25x18的乘法器高分辨率的滤波器和有效的浮点支持类似ALU的第二级能够映射高级的操作可编程OPCODE支持SIMD加法、减法或逻辑函数最低的功耗高达2000个DSP单元功耗性能成本相对为最低更高的DSP性能硬核模块减少面积FIR映射到DSPSlicesCoefficientsarefromlefttoright,causingthelatencytobeaslargeandgrowwiththeincreaseofcoefficientsTheinputtimedelayseriesiscreatedinsidetheDSPsliceformaximumperformanceirrespectiveofthenumberofcoefficientsDedicatedcascadeconnections(PCOUTandPCIN)areexploitedtoachievemaximumperformanceThisfilterstructure,whilereferredtoasaSystolicFIRfilter,isreallyaDirectFormTypeIwithoneextrastageofpipeliningPerformance:

600MHzK0K1K2K30DSP48E1Sliceopmode=0010101DSP48E1Sliceopmode=0000101x(n)y(n)3818附加非DSP功能(变加法器树为加法器链)START:Thisisthetypicaladdertreefoundinmanysignalprocessingdesigns123Removeallpipeliningfromthetree.ThismakesiteasiertounderstandandvisualizethechangesRearrangethetree.Noticethatfunctionallyhasnotchanged.ThediagramhasjustbeenredrawnPipeliningisrequiredforperformance.Addingoneinthechainrequiresoneinthedatapathdelayaswell.DeterminingmappingtoDSP48Eiseasynow0DSP48ESliceopmode=0010101DSP48ESliceopmode=0000101inoutTrends0fFPGAI/Os扩展性能为DDR的1.4GLVDS支持1066+MbpsDDR3强大的并行I/O能力1.0-2.5V运行ChipSync技术可编程I/O延时XCITEDCI端接支持多种标准SFI-4,HSTL,SSTL,差分HSTL/SSTL,LVCMOS功耗性能成本DCI@1.5V低功率模式IDELAY低功率参考接收机HomogenousI/O:高性能接口到所有引腿改善信号的integrity容易和不昂贵的板级设计FeatureSize(micron)5v3.3v2.5v1.8v1.2v1.21.00.80.60.40.20.11.0v0.8v199019921994199619982000200220041.5vXilinxProcessTrend:DeepSubmicronTechnology固定电压缩尺全电压缩尺200620082010降功耗途径为了解决过热的问题，芯片制造商采用了两个办法：限制微处理器执行计算机指令的速度，即时钟频率f；将集成电路分成多个核，可降低每个核的功率和发热静态功耗和动态功耗FPGA设计的关键挑战在于管理动态功耗的同时控制静态功耗(漏电流)的提升.静态功耗完全是开销，对性能毫无益处。不幸的是，工艺的提升反而会增加静态功耗。事实上，在某些情况下，静态功耗的提升幅度还会超过动态功耗静态功耗和动态功耗的影响Xilinx评估了多种28nm工艺技术，其中包括标准的低功耗(LP)和高性能(HP)工艺最后决定采用28nm高介电层金属闸(HKMG)高性能低功耗工艺技术。堆叠硅片互联技术堆叠硅片互联技术堆叠硅片互联技术堆叠硅片互联技术由多项正在申请专利的创新堆叠硅片互联技术能够通过超过10,000个器件规模的连接，提供每秒数Tb的芯片间带宽，足以满足最复杂的多芯片设计需求。Xilinx采用该新技术开发的Virtex®-7FPGA系列具有无与伦比的功能，其中包括：200万个逻辑单元、65MbblockRAM、2,375GMACS的DSP性能（4,750GMACS对称滤波器）、1,200个支持1.6Gb/sLVDS并行接口的SelectIO引脚、72个能够提供1,886Gb/S双向总带宽的串行收发器。堆叠硅片互联技术Xilinx采用堆叠硅片互联技术的FPGA所具备的最大优势之一是能将其当作单片器件对待这一点非常重要，因为把大型设计分配给多个FPGA会带来使用单片器件完全不会遇到的一系列复杂的设计挑战单片FPGA设计流程中的典型步骤包括：

创建高级描述

综合为与硬件资源匹配的RTL描述

进行物理布局布线

进行时序评估，调节设计实现时间收敛

生成用于FPGA编程的比特流。堆叠硅片互联技术—应用适用于ASIC原型设计，ASIC预生产和/或初期生产替代品。在新一代通信系统中，集成有数十个串行收发器的器件可以实现灵活的单芯片FPGA解决方案，比如300G的协议桥接或可替代多个ASSP的多路复用转发器，从而将成本和功耗分别降低60%和50%。实现灵活、可扩展、定制化的高性能计算解决方案，以满足科研、石油天然气、金融、航空航天与军用、通信、网络和生命科学等应用需求。FPGA架构内在的并行处理能力非常适用于高吞吐量处理和软件加速。对多种高速并行和串行连接标准的支持有助于计算和通信系统的融合。在航空航天与军用领域，提供的高收发器数量和上万的DSP处理元件能够实现先进的雷达系统。FPGA的发展嵌入式系统的广泛应用航空航天智能交通网络电子通信工业自动控制仪器仪表全球嵌入式产业的智能设备和智能系统的年复合增长率达到每年23%市场份额持续到2020年将为达到的台数为250000000000下一代的嵌入式处理需求限制更高的性能微处理器的信号处理能力不足更低的成本多个芯片实现方案使成本提高更低的功耗多个芯片实现方案使功耗增加更小的形状因子多个芯片实现方案占用更大空间更大的灵活性ASIC/ASSP不适应需求和竞争的快速更新异构多处理器系统一个异构多处理系统由不同类型的多个单核或多核处理器构成，异构多核处理系统最简单形式是由一个多核处理器和GPU组成。然而，现代科技让一颗芯片上的异构多处理系统包含以下模块：

①多核应用处理器（MulticoreApplicationsProcessors）；

②多核图形处理器（MulticoreGraphicsProcessors；

③多核实时处理器（MulticoreReal-TimeProcessors）；

④平台级管理单元（PlatformManagementUnit）；

⑤配置和安全系统（ConfigurationandSecurityUnit）；

⑥在FPGA可编程逻辑上实现特定多核处理器。手机的异构多处理器系统高通三星联发科华为微软型号骁龙820Exynos8890HelioX20Kilin950苹果A9CPUKryo架构自主Mongoose+A53自主+ARMA72+A