【MOOC期末】《电子线路设计、测试与实验(二)》(华中科技大学)期末考试慕课答案

【期末】《电子线路设计、测试与实验(二)》(华中科技大学)期末考试慕课答案

有些题目顺序不一致，下载后按键盘ctrl+F进行搜索电子线路设计、测试与实验（二）期末试卷1.单选题：采用如下电路开展实验时，输出端按照Q3,Q2,Q1,Q0输出顺序，在状态为逻辑电平1100时，下一个出现的逻辑电平状态为

选项：

A、0011

B、0000

C、0001

D、1100

E、1101

F、1111

答案：【0011】2.单选题：采用如下电路开展实验时，输出端按照Q3,Q2,Q1,Q0输出顺序，在状态为逻辑电平1100时，下一个出现的逻辑电平状态为？

选项：

A、0000

B、0001

C、0011

D、1100

E、1101

F、1111

答案：【0011】3.单选题：示波器的自校准信号为。

选项：

A、正方波

B、正弦波

C、三角波

D、正负方波

答案：【正方波】4.单选题：分析如图所示的计数器电路，说明这是几进制的计数器

选项：

A、10

B、5

C、6

D、8

E、12

F、16

答案：【10】5.单选题：一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为

选项：

A、01001

B、00111

C、00101

D、01000

E、10101

F、10001

答案：【01001】6.单选题：采用如下图所示电路开展实验时，为了观测分频电路输出端Q0~Q4端电路波形，由于示波器同时只能观测两个输入端波形，为能够正确观测并绘制计数器输出波形，示波器应设置为何种耦合方式，以及以哪一端信号作为对比波形？

选项：

A、交流耦合，Q0

B、交流耦合，Q1

C、交流耦合，Q3

D、直流耦合，Q0

E、直流耦合，Q1

F、直流耦合，Q3

答案：【直流耦合，Q3】7.单选题：请使用CC40161及其它必要的逻辑门电路，设计并实现一个占空比为50%的10分频电路，请问以下哪个电路能够完成设计要求？

选项：

A、

B、

C、

D、

E、

F、

答案：【】8.单选题：已知电路的当前状态Q3Q2Q1Q0为“1100”，74LS191具有异步置数的逻辑功能，请问在时钟作用下，电路的下一状态（Q3Q2Q1Q0）为

选项：

A、“0000”

B、“1100”

C、“1011”

D、“1101”

E、“0001”

F、“1000”

答案：【“0000”】9.单选题：图示电路是可变进制计数器。试分析当控制变量A为0和1时，电路分别为进制计数器

选项：

A、10、12

B、9、11

C、9、12

D、10、11

E、8、10

F、8、12

答案：【10、12】10.单选题：已知某verilog仿真测试文件时钟信号描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);end且该verilog文件顶部有如下代码：`timescale1us/1ns，则模拟仿真时钟周期是

选项：

A、10us

B、10ns

C、10ps

D、1ns

E、1ps

F、1us

答案：【10us】11.单选题：6位7段数码管动态显示模块如图1，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少

选项：

A、1kHz

B、1Hz

C、10Hz

D、100Hz

E、100kHz

F、1MHz

答案：【1kHz】12.单选题：数字频率计设计示例中的测频计数模块共有多少个状态

选项：

A、3

B、1

C、2

D、4

E、5

F、6

答案：【3】13.单选题：数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次

选项：

A、5

B、1

C、2

D、3

E、4

F、6

答案：【5】14.单选题：已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位

选项：

A、27

B、10

C、20

D、25

E、30

F、15

答案：【27】15.单选题：对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是

选项：

A、使用begin...end方式进行区域限定操作

B、使用小括号（）进行区域限定操作

C、使用中括号[]进行区域限定操作

D、可以不用理会，正常的描述

E、使用大括号{}进行区域限定操作

F、使用符号对/**/进行区域限定操作

答案：【使用begin...end方式进行区域限定操作】16.单选题：verilogHDL中对于变量的定义一般有wire和reg两种，在下列描述中若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是

选项：

A、assignb=a

B、assigna=b

C、assigna=b&c

D、assigna=b^c^d

E、b＜=a

F、b＜=a&c

答案：【assignb=a】17.单选题：Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号是

选项：

A、x和z

B、z和x

C、z和Z

D、x和X

E、x和y

F、y和Y

答案：【x和z】18.单选题：verilog中经常使用（）来表示一个常量，用以提高程序的可读性，且经常用于定义变量的宽度

选项：

A、parameter

B、define

C、include

D、always

E、begin

F、module

答案：【parameter】19.单选题：verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是

选项：

A、module...endmodule

B、/*...*/

C、{...}

D、if...else

E、begin...end

F、

答案：【module...endmodule】20.单选题：讲解中提到的VHDL和Verilog这两中HDL语言先后与1987年和1995年成为（）标准

选项：

A、IEEE

B、EI

C、SCI

D、IE

E、NI

F、802.11

答案：【IEEE】21.单选题：下面哪种说法是正确

选项：

A、在设计电路时，要尽可能的使用同一类型芯片，并且使用芯片的个数也要尽可能少

B、组合逻辑电路的设计不需要逻辑抽象

C、在画卡诺图时，无关项只能当“0”处理

D、在电路设计中，采用与门比与非门更有优势

E、在电路化简时，只能使用卡诺图法

答案：【在设计电路时，要尽可能的使用同一类型芯片，并且使用芯片的个数也要尽可能少】22.单选题：下面哪个逻辑关系运算是复合逻辑运算？

选项：

A、与非运算

B、与运算

C、非运算

D、或运算

E、加预算

F、模2运算

答案：【与非运算】23.单选题：现在定义了一个1位的加法器addbit（ci，a，b，co，sum），模块的结果用表达式表示为{co，sub}=a+b+ci，其中a,b为两个加数，ci为来自低位的进位，sum为和，co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义:output[3:0]result;//4位输出结果outputcarry;//进位输出input[3:0]r1,r2;//两个4位加数inputci;//来自低位的进位信号wire[3:0]r1,r2,result;//线型类型定义wireci,carry,c1,c2,c3;//线型类型定义和中间变量下面通过层次调用的方式进行逻辑实现中的表达式正确的是

选项：

A、addbitU0(ci,r1[0],r2[0],cl,result[0])

B、addbit(r1,r2,ci,result,c1)

C、addbit(r1[0],r2[0],ci,result[0],c1)

D、addbitU0(ci,r1[0],r2[0],result[0],c1)

E、addbitU0(r1[0],r2[0],ci,result[0],cl)

F、addbit,U0(r1[0],r2[0],cl,result[0],ci)

答案：【addbitU0(ci,r1[0],r2[0],cl,result[0])】24.单选题：有如下一个描述电路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begintmp1＜=a&b;tmp2＜=c|d;y＜=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果这个时候发生变化a=1，请推算变化稳定后的tmp和tmp2，y的值是

选项：

A、1,0,1

B、0,0,0

C、1,0,0

D、1,1,0

E、1,1,1

F、0,1,0

答案：【1,0,1】25.单选题：非阻塞赋值使用符号（）来表示

选项：

A、＜=

B、-

C、=

D、<

E、>

F、>=

答案：【＜=】26.单选题：在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述assignout1=（sel&b）|（~sel&a），这条语句对应的是课程讲解中的

选项：

A、数据流描述方式

B、行为描述方式

C、过程描述方式

D、结构描述方式

E、层级描述方式

F、寻迹描述方式

答案：【数据流描述方式】27.单选题：分析下图所示电路，判断启动信号过后，电路输出Q3Q2Q1Q0的有效循环状态数为。

选项：

A、4

B、2

C、3

D、5

答案：【4】28.单选题：电路如图所示。输入D3D2D1D0依次为，则电路构成模9计数器。

选项：

A、0111

B、0101

C、1001

D、1010

E、0000

F、1111

答案：【0111】29.单选题：在数字电路实验中，通常信号发生器输出采用。

选项：

A、同步输出

B、外部输入

C、单次脉冲

D、函数输出

答案：【同步输出】30.单选题：下面哪种说法是正确的

选项：

A、在设计电路时，要尽可能的使用同一类型芯片，并且使用芯片的个数也要尽可能少

B、组合逻辑电路的设计不需要逻辑抽象

C、在画卡诺图时，无关项只能当“0”处理

D、在电路设计中，采用与门比与非门更有优势

E、在电路化简时，只能使用卡诺图法

答案：【在设计电路时，要尽可能的使用同一类型芯片，并且使用芯片的个数也要尽可能少】31.单选题：下面哪个逻辑关系运算是复合逻辑运算

选项：

A、与非运算

B、与运算

C、非运算

D、或运算

E、加运算

F、模2运算

答案：【与非运算】32.单选题：TTL或非门组成的逻辑电路如图所示，当输入为以下哪种状态时会出现冒险现象？

选项：

A、A=0,B=1,C=1

B、A=1,B=0,D=0

C、A=0,B=1,D=1

D、A=1,B=1,D=0

答案：【A=1,B=0,D=0】33.单选题：某次电路实验中，一同学按如下电路图连接电路，完成实验。其中D0，D1端为输入端，S0与S1为输出端。在实验过程中，该同学观测到输出端S0，S1端输出电平分别为逻辑高电平，逻辑低电平。请问此刻电路输入端D0，D1电平可能分别为？

选项：

A、低电平，低电平

B、低电平，高电平

C、高电平，低电平

D、高电平，高电平

答案：【高电平，低电平】34.单选题：某次电路实验中，一同学按如下电路图连接电路，完成实验。其中D0，D1端为输入端，S0与S1为输出端。在实验过程中，该同学将D0与D1端分别外接至低电平与高电平，请你帮他预测一下，S0与S1端输出电平分别为：

选项：

A、低电平，低电平

B、低电平，高电平

C、高电平，低电平

D、高电平，高电平

答案：【高电平，高电平】35.单选题：某同学在或非电路实验中，按照下图搭建电路，其中A，B，C为输入端，F为输出端。在实验过程中，F端输出为逻辑低电平，请问输入端A，B，C输入电平可能为以下哪种情况？

选项：

A、低电平，低电平，高电平

B、低电平，低电平，低电平

C、高电平，高电平，高电平

D、高电平，低电平，高电平

E、低电平，高电平，高电平

F、高电平，高电平，低电平

答案：【低电平，低电平，高电平】36.单选题：示波器稳定实时显示被测周期信号波形，基本前提是指定的（）信号与被测信号同源

选项：

A、触发信源

B、探头校准

C、存储波形

D、判决电平

E、噪声

F、脉冲

答案：【触发信源】37.单选题：对于通常使用的普通无衰减探头，示波器通道探头比设置必须保证为

选项：

A、1X

B、100X

C、10X

D、5X

E、2X

F、0X

答案：【1X】38.单选题：示波器操作时，应适当调整（）让通道信号的波形显示横向扩展或压缩，保证屏幕上至少显示两个完整周期

选项：

A、水平时基

B、水平位移

C、垂直位移

D、垂直档位

E、触发电平

F、触发信源

答案：【水平时基】39.单选题：当信号从视频中的信号发生器的同步输出口正常输出，且设备上的TTL灯亮，则其波形峰峰值约为

选项：

A、5V

B、15V

C、10V

D、3V

E、1V

F、10mV

答案：【5V】40.单选题：一块通用面包板，公共条是三?四?三分段连通型，那么这块板上最多有（）个插孔在内部是连通在一起的

选项：

A、20

B、3

C、4

D、10

E、15

F、50

答案：【20】41.单选题：比较两位二进制数和，当时输出F=1，则F表达式是

选项：

A、

B、

C、

D、

E、

F、

答案：【】42.单选题：组合逻辑电路中的冒险是由于以下哪种原因造成的？

选项：

A、电路中的时延

B、电路未达到最简

C、电路有多个输出

D、逻辑门类型不同

E、逻辑门坏了

F、逻辑门电源接错了

答案：【电路中的时延】43.单选题：由与非门构成的一表决电路如图所示，其中A、B、C、D分别表示4个人，L=1表示决议通过，分析4个人中谁的权力最大

选项：

A、A

B、B

C、C

D、D

E、A、B、C、D4人权利一样大

F、A、B、C、D4人按少数服从多数原则决定，均数时随机选择

答案：【C】44.单选题：下面几种逻辑门中，可以用作双向开关的是

选项：

A、CMOS传输门

B、或非门

C、与非门

D、异或门

E、TSL门（三态门）

F、OC门

答案：【CMOS传输门】45.单选题：以下电路中常用于总线应用的有

选项：

A、TSL门（三态门）

B、OC门

C、CMOS传输门

D、CMOS与非门

E、普通TTL与非门

F、普通TTL或非门

答案：【TSL门（三态门）】46.单选题：4000系列CMOS器件的电源电压范围为

选项：

A、3V~18V

B、3V±0.3V

C、5V±0.25V

D、3V~30V

E、1V~10V

F、3V~5V

答案：【3V~18V】47.单选题：74LS系列逻辑门电路的允许电源电压范围是

选项：

A、5V±0.25V

B、3.3V±0.3V

C、10V±1V

D、12V±1.2V

E、15V±1.5V

F、30V±3V

答案：【5V±0.25V】48.单选题：如下图所示，G1,G2,G3是74LS系列的OC门，输出管截止时的漏电流IOH=100μA，输出低电平VOL≤0.4V允许的最大负载电流ILM=8mA，G4,G5,G6为74LS系列与非门，其输入电流为IIL≤-0.4mA，IIH≤20μA。OC门的输出高、低电平应满足VOH≥3.2V，VOL≤0.4V。计算电路中上拉电阻RL的阻值最小值、最大值分别为

选项：

A、0.68kΩ,5kΩ

B、0.5kΩ,5kΩ

C、1kΩ,5kΩ

D、0.5kΩ,6kΩ

E、0.68kΩ,6kΩ

F、1kΩ,6kΩ

答案：【0.68kΩ,5kΩ】49.单选题：在下图所示由74系列或非门组成的电路中，逻辑门GM输出的高、低电平符合VOH≥3.2V，VOL≤0.4V。或非门每个输入端的输入电流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V时的输出电流的最大值IOL（max）=16mA，VOH≥3.2V时的输出电流的最大值为IOH（max）=-0.4mA。GM的输出电阻可忽略不计。计算GM可驱动的或非门的个数为

选项：

A、5

B、2

C、3

D、4

E、6

F、7

答案：【5】50.单选题：在下图所示电路中，逻辑门GM输出的高、低电平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均为74LS系列TTL电路，输入电流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V时的输出电流的最大值为IOL（max）=8mA，VOH≥3.2V时的输出电流的最大值为IOH（max）=-0.4mA，GM的输出电阻可忽略不计。计算GM可驱动的反相器的个数为

选项：

A、20

B、5

C、7

D、10

E、12

F、15

答案：【20】51.多选题：组合逻辑电路消除竞争冒险的方法是

选项：

A、修改逻辑设计

B、在输出端接入滤波电容

C、后级加缓冲电路

D、屏蔽输入信号的缓冲干扰

E、提高电源电压

F、做好电路共地连接

答案：【修改逻辑设计;在输出端接入滤波电容】52.多选题：对于TTL与非门闲置输入端的处理，可以

选项：

A、接电源

B、通过电阻3kΩ接电源

C、与有用输入端并联

D、接地

E、悬空

F、通过电阻5.1kΩ接地

答案：【接电源;通过电阻3kΩ接电源;与有用输入端并联;悬空】53.多选题：可以通过新增以下哪些类型文件添加ChipScope调试IP核

选项：

A、IP

B、ChipScopeDefintionandConnectionFiles

C、VerilogModule

D、VerilogTestFixture

E、VHDLPackage

F、VHDLLibrary

答案：【IP;ChipScopeDefintionandConnectionFiles】54.多选题：在ISEFPGA开发流程中进行实现（Implement）之前应该完成以下哪些步骤

选项：

A、设计输入

B、功能仿真

C、添加约束

D、逻辑综合

E、生成可编辑文件

F、下载编程

答案：【设计输入;功能仿真;添加约束;逻辑综合】55.多选题：在课程内容中，讲解过的正确的层次调用方法有

选项：

A、位置对应调用方式

B、端口名对应调用方式

C、输入输出方向对应调用方式

D、位宽对应调用方式

E、字符名对应调用方式

F、变量名对应调用方式

答案：【位置对应调用方式;端口名对应调用方式】56.多选题：verilogHDL中已经预先定义了的门级原型的符号有

选项：

A、nand

B、not

C、nor

D、xor

E、or

F、nxor

答案：【nand;not;nor;xor;or】57.多选题：通过verilogHDL描述电路的方式有

选项：

A、行为描述方式

B、数据流描述方式

C、结构描述方式

D、自上而下描述方式

E、分步描述方式

F、嵌套描述方式

答案：【行为描述方式;数据流描述方式;结构描述方式】58.多选题：在verilogHDL的数字表达方式用，和十进制数127表示的数字相同的表达方式有

选项：

A、8'd127

B、8'b1111111

C、8'h7f

D、8'b11_11_11_11

E、8'd1111111

F、8'h1111111

答案：【8'd127;8'b1111111;8'h7f】59.多选题：verilog语法中，间隔符号主要包括

选项：

A、空格符

B、TAB键

C、换行符

D、换页符

E、注释符

F、下划线

答案：【空格符;TAB键;换行符;换页符】60.多选题：下面说法正确的是

选项：

A、本课程中常说的“地”是指各部分连在一起形成的统一的0电位参考平面

B、面包板上电路走线应尽量贴板，横平竖直，直角绕开大器件

C、实验室用稳压电源主路状态指示灯变红色说明当前处于正常稳压输出状态

D、改变稳压电源工作模式之前，应将实验电路和稳压电源输出端对应连线接好

E、将信号发生器的输出线夹到面包板上电路时，应直接夹到对应元器件引脚上

F、示波器屏幕显示一般是用YT模式坐标系，而切换成XY模式后，横轴坐标是时间

答案：【本课程中常说的“地”是指各部分连在一起形成的统一的0电位参考平面;面包板上电路走线应尽量贴板，横平竖直，直角绕开大器件】61.多选题：属于示波器边沿触发设定项目的是

选项：

A、触发信源

B、触发电平

C、触发边沿

D、通道耦合

E、探头比

F、水平时基

答案：【触发信源;触发电平;触发边沿】62.多选题：在组合逻辑电路的设计中，下面哪些verilogHDL语句形式是可行的

选项：

A、条件语句：if…；else…；

B、条件语句：if…；elseif…；elseif…；else…；

C、多路分支语句：case（…）…；…；…；default：…;endcase

D、循环语句结构:for(…;…;…)statement;

E、条件语句：if…；

答案：【条件语句：if…；else…；;条件语句：if…；elseif…；elseif…；else…；;多路分支语句：case（…）…；…；…；default：…;endcase;循环语句结构:for(…;…;…)statement;】63.多选题：下面哪种说法是正确的

选项：

A、组合逻辑电路的输出只取决于当前时刻的输入

B、组合逻辑电路不能使用记忆电路器件

C、组合逻辑电路的输出不仅取决于当前时刻的输入，而且与之前时刻的输入也有关

D、组合逻辑电路一定比时序逻辑电路简单

答案：【组合逻辑电路的输出只取决于当前时刻的输入;组合逻辑电路不能使用记忆电路器件】64.多选题：下面哪些工具可以用于描述组合逻辑电路的逻辑功能

选项：

A、真值表

B、逻辑函数表达式

C、逻辑电路图

D、波形图

E、卡诺图

F、HDL

答案：【真值表;逻辑函数表达式;逻辑电路图;波形图;卡诺图;HDL】65.多选题：下面哪些逻辑关系运算是最基本的逻辑运算

选项：

A、与运算

B、或运算

C、非运算

D、与非运算

E、或非运算

F、异或运算

G、同或运算

答案：【与运算;或运算;非运算】66.多选题：在实验过程中，一同学按照如下电路图搭建电路完成实验。其中A，B端为输入端，L1、L2以及L3为输出端。若该同学在L3端测得输出电平为逻辑高电平。请你帮他判断一下，此时A，B端的输入电平可能分别为什么？

选项：

A、低电平，低电平

B、低电平，高电平

C、高电平，低电平

D、高电平，高电平

答案：【低电平，低电平;高电平，高电平】67.多选题：某次电路实验中，一同学按如下电路图连接电路，完成实验。其中D0，D1端为输入端，S0与S1为输出端。在实验过程中，该同学将D0与D1端均外接至正电源，在输出端观测到S0与S1的输出电平均为逻辑高电平。请问输出结果是否正确，若不正确，可能的故障原因是？

选项：

A、输出正确

B、输出错误，Wire1断路

C、输出错误，Wire2断路

D、输出错误，Wire3断路

E、输出错误，Wire4断路

F、输出错误，Wire5断路

G、输出错误，Wire6断路

答案：【输出错误，Wire1断路;输出错误，Wire4断路】68.多选题：在全加器实验中，某同学按照如下电路图搭建电路，完成实验。其中A，B，C为输入端，Sum以及Co为输出端。在实验过程中，该同学将C输入端外接至正电源，请你帮他判断一下，以下关于A、B、Sum以及Co端输入输出电压情况的描述合理的有哪些？

选项：

A、低电平，高电平，低电平，高电平

B、高电平，高电平，高电平，高电平

C、高电平，低电平，低电平，高电平

D、低电平，低电平，高电平，高电平

E、高电平，低电平，高电平，低电平

F、低电平，低电平，低电平，低电平

答案：【低电平，高电平，低电平，高电平;高电平，高电平，高电平，高电平;高电平，低电平，低电平，高电平】69.多选题：在某次电路试验中，一同学按照如下电路图搭建电路完成实验，其中A，B，C为输入端，F为输出端，各门电路引脚如图所示。实验过程中，他将B输入端外接到地，A，C输入未知，请你帮他判断一下，以下A、C、F端输入输出电平组合合理的是？

选项：

A、高电平，高电平，高电平

B、高电平，低电平，低电平

C、低电平，低电平，高电平

D、高电平，高电平，低电平

E、低电平，高电平，高电平

F、高电平，低电平，高电平

答案：【高电平，高电平，高电平;高电平，低电平，低电平】70.多选题：CMOS数字集成电路与TTL数字集成电路相比的优点是

选项：

A、低静态功耗

B、高抗干扰能力

C、电源电压范围宽

D、扇出能力强

E、高速度

F、功耗与工作频率无关

答案：【低静态功耗;高抗干扰能力;电源电压范围宽;扇出能力强】71.多选题：三态门输出高阻状态时，下列说法正确的是

选项：

A、相当于悬空

B、对下级电路无任何影响

C、用电压表测量指针不动

D、电压不高不低

E、测量电阻指针不动

答案：【相当于悬空;对下级电路无任何影响】72.多选题：下列各种门电路中哪些不可以将输出端并联使用（输入端的状态不一定相同）

选项：

A、具有推拉式输出级的TTL电路

B、普通的CMOS门

C、TTL电路的OC门

D、TTL电路的三态输出门

E、漏极开路输出的CMOS门

F、CMOS电路的三态输出门

答案：【具有推拉式输出级的TTL电路;普通的CMOS门】73.单选题：时序电路必须包含存储电路和组合逻辑电路。

选项：

A、正确

B、错误

答案：【错误】74.单选题：某同学用JK触发器CC4027做三分频电路实验时，将其中的直接置0端Rd和直接置1端Sd悬空，输出端Q不会受到影响。

选项：

A、正确

B、错误

答案：【错误】75.单选题：由于竞争冒险产生的干扰脉冲持续时间很短，用示波器观察不到。

选项：

A、正确

B、错误

答案：【错误】76.单选题：有竞争现象时一定会产生干扰脉冲

选项：

A、正确

B、错误

答案：【错误】77.单选题：有一双向移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数除以十进制数8，则需将该移位寄存器中的数左移3位，需要4个移位脉冲。

选项：

A、正确

B、错误

答案：【错误】78.单选题：对于具有同步置数功能的集成计数器来说，当预置数控制信号有效后，输入端Di的数据立即被并行置入各触发器。

选项：

A、正确

B、错误

答案：【错误】79.单选题：同步计数器和异步计数器比较，同步计数器的显著优点是工作速度快。这个说法正确吗？

选项：

A、正确

B、错误

答案：【正确】80.单选题：用D锁存器串联可以直接构成移位寄存器

选项：

A、正确

B、错误

答案：【错误】81.单选题：根据最简二进制状态表确定输出函数表达式时，与所选择的触发器类型无关。

选项：

A、正确

B、错误

答案：【正确】82.单选题：图示OD门电路可以实现“线与”。

选项：

A、正确

B、错误

答案：【错误】83.单选题：同步时序逻辑电路中的存储元件可以是任意类型的锁存器或触发器。

选项：

A、正确

B、错误

答案：【错误】84.单选题：为减小频率计的测频误差，测频计数时间越短越好

选项：

A、正确

B、错误

答案：【错误】85.单选题：Verilog语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用

选项：

A、正确

B、错误

答案：【错误】86.单选题：Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

选项：

A、正确

B、错误

答案：【正确】87.单选题：Verilog语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。

选项：

A、正确

B、错误

答案：【正确】88.单选题：同步时序逻辑电路中所有触发器的时钟端应相连

选项：

A、正确

B、错误

答案：【正确】89.单选题：计数器属于组合逻辑电路

选项：

A、正确

B、错误

答案：【错误】90.单选题：n进制计数器的每一种状态都被编码为对应的n位二进制整数

选项：

A、正确

B、错误

答案：【正确】91.单选题：计数器是数字电路中的基本逻辑部件，其功能是记录脉冲的个数

选项：

A、正确

B、错误

答案：【正确】92.单选题：Verilog语法中通过拼接运算符{}来将两个小位宽的数据组合成大位宽的数据

选项：

A、正确

B、错误

答案：【正确】93.单选题：and是Verilog语法中预先定义了的门级原型