CN112041825B 半导体装置（株式会社半导体能源研究所）

(12)发明专利(10)授权公告号CN112041825B(65)同一申请的已公布的文献号(30)优先权数据(85)PCT国际申请进入国家阶段日PCT/IB2019/053299201(87)PCT国际申请的公布数据WO2019/211697JA2019.11.07(73)专利权人株式会社半导体能源研究所地址日本神奈川县(72)发明人山崎舜平加藤清木村肇宫口厚井上达则(74)专利代理机构北京信慧永光知识产权代理有限责任公司11290专利代理师李雪春阎文君半导体装置提供一种能够改变存储装置的各层次的存储区域的半导体装置。一种半导体装置，包括具有第一及第二存储电路的存储装置及控制电路。第一存储电路包括第一电容器及具有保持第一电容器所保持的电荷的功能的第一晶体管，第二存储电路包括第二晶体管、电连接到所述第二晶体管的栅极的第二电容器及具有保持第二电容器所保持的电荷的功能的第三晶体管。第一及第三晶体管包括具有氧化物半导体的半导体层、栅极及背栅极。通过调整施加到第一或第三晶体管21.一种半导体装置，包括：存储装置；以及控制电路，其中，所述存储装置包括在第一存储层次工作的第一存储电路及在第二存储层次工作的第二存储电路，所述第一存储层次的访问速度比所述第二存储层次快，所述第一存储电路包括第一电容器及具有保持所述第一电容器所保持的电荷的功能的第一晶体管，所述第二存储电路包括第二晶体管、电连接于所述第二晶体管的栅极的第二电容器及具有保持所述第二电容器所保持的电荷的功能的第三晶体管，所述第一晶体管及所述第三晶体管包括具有氧化物半导体的半导体层、第一栅极及第二栅极，并且，所述控制电路具有通过对所述第一晶体管的所述第二栅极输入电压来将所述第一存储电路从所述第一存储层次改为所述第二存储层次的功能及通过对所述第三晶体管的所述第二栅极输入电压来将所述第二存储电路从所述第二存储层次改为所述第一存储层次的功能。2.根据权利要求1所述的半导体装置，其中所述控制电路包括温度检测电路，所述温度检测电路具有输出对应于所述存储装置附近的温度的校正电压的功能，并且所述控制电路具有根据所述校正电压使施加到所述第一晶体管及所述第三晶体管的每一个的所述第二栅极的电压波动的功能。3.一种半导体装置，包括：控制电路，其中，所述存储装置包括在第一存储层次工作的第一存储电路及在第二存储层次工作的第二存储电路，所述第一存储层次的访问速度比所述第二存储层次快，所述第一存储电路包括第一电容器及具有保持所述第一电容器所保持的电荷的功能的第一晶体管，所述第二存储电路包括第二晶体管、电连接于所述第二晶体管的栅极的第二电容器及具有保持所述第二电容器所保持的电荷的功能的第三晶体管，所述第一晶体管及所述第三晶体管包括具有氧化物半导体的半导体层、第一栅极及第二栅极，所述控制电路具有通过对所述第一晶体管的所述第二栅极输入电压来将所述第一存储电路从所述第一存储层次改为所述第二存储层次的功能及通过对所述第三晶体管的所述第二栅极输入电压来将所述第二存储电路从所述第二存储层次改为所述第一存储层次的功能，所述控制电路包括控制器、多个电压生成电路及切换电路，所述存储装置具有对所述控制器输出具有所述存储装置的存储容量的使用情况的信3并且，所述控制器具有根据所述信号以从多个所述电压生成电路中的任一个输出的电压被施加到所述第一晶体管及所述第三晶体管的所述第二栅极的方式控制所述切换电路的功能。4.根据权利要求3所述的半导体装置，其中所述控制电路包括温度检测电路，所述温度检测电路具有输出对应于所述存储装置附近的温度的校正电压的功能，并且所述控制电路具有根据所述校正电压使施加到所述第一晶体管及所述第三晶体管的每一个的所述第二栅极的电压波动的功能。控制电路，其中，所述存储装置包括在第一存储层次工作的第一存储电路及在第二存储层次工作的第二存储电路，所述第一存储层次的访问速度比所述第二存储层次快，所述第一存储电路包括第一电容器及具有保持所述第一电容器所保持的电荷的功能的第一晶体管，所述第二存储电路包括第二晶体管、电连接于所述第二晶体管的栅极的第二电容器及具有保持所述第二电容器所保持的电荷的功能的第三晶体管，所述第一晶体管及所述第三晶体管包括具有氧化物半导体的半导体层、第一栅极及第二栅极，所述控制电路具有通过对所述第一晶体管的所述第二栅极输入电压，将所述第一存储电路从所述第一存储层次改为所述第二存储层次的功能及通过对所述第三晶体管的所述第二栅极输入电压，将所述第二存储电路从所述第二存储层次改为所述第一存储层次的功所述控制电路包括控制器、多个电压生成电路及切换电路，所述存储装置具有对所述控制器输出具有所述存储装置的存储容量的使用情况的信号的功能，所述控制器具有根据所述信号以从多个所述电压生成电路中的任一个输出的电压被施加到所述第一晶体管及所述第三晶体管的所述第二栅极的方式控制所述切换电路的功并且，所述第一存储电路包括与所述第二存储电路重叠的区域。6.根据权利要求5所述的半导体装置，其中所述控制电路包括温度检测电路，所述温度检测电路具有输出对应于所述存储装置附近的温度的校正电压的功能，并且所述控制电路具有根据所述校正电压使施加到所述第一晶体管及所述第三晶体管的每一个的所述第二栅极的电压波动的功能。7.根据权利要求1至权利要求6中的任一项所述的半导体装置，其中所述氧化物半导体包含选自铟、元素M和锌中的一个或多个材料，4CN112041825B并且所述元素M为铝、镓、钇或锡。5半导体装置技术领域[0001]本发明的一个方式涉及一种半导体装置。[0002]注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序驱动方法或其制造方法。背景技术[0003]对于进行数据处理的计算机系统，根据用途提出各种各样结构。很多计算机系统中采用如下体系结构，即存储器单元被分为多个层次且各层次分配有性能不同的存储装装置的结构被广泛地周知。[0004]专利文献1中公开了将使用半导体层中包括氧化物半导体的晶体管的存储电路应用于寄存器、高速缓冲存储器、主存储装置的发明。氧化物半导体具有比硅等宽的带隙，且其本征载流子浓度小，因此半导体层中包括氧化物半导体的晶体管具有关态电流极小的特[0005][先行技术文献][0007][专利文献1]日本专利申请公开第2015-180994号公报发明内容[0008]发明所要解决的技术问题[0009]寄存器、高速缓冲存储器、主存储装置各所需要的性能彼此不同。因此，它们难以共同使用存储区域。具体而言，例如，在高速缓冲存储器的存储容量不足够的情况下，难以利用主存储装置弥补该不足。[0010]本发明的一个方式的目的之一是提供一种新颖的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够减少功耗的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够缩小面积的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够实现存储装置的大容量化的半导体装置。[0011]注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的记载显而易见地看出并抽出上述以外的目的。[0012]解决技术问题的手段6装置包括在第一存储层次工作的第一存储电路及在第二存储层次工作的第二存储电路，第一存储层次的访问速度比第二存储层次快，第一存储电路包括第一电容器及具有保持第一电容器所保持的电荷的功能的第一晶体管，第二存储电路包括第二晶体管、电连接于第二晶体管的栅极的第二电容器及具有保持第二电容器所保持的电荷的功能的第三晶体管，第一及第三晶体管包括具有氧化物半导体的半导体层、第一栅极及第二栅极，并且，控制电路具有通过对第一晶体管的第二栅极输入电压来将第一存储电路从第一存储层次改为第二存储层次的功能及通过对第三晶体管的第二栅极输入电压来将第二存储电路从第二存储层次改为第一存储层次的功能。[0016]此外，在上述(1)的结构中，本发明的一个方式是一种半导体装置，其中控制电路包括温度检测电路，温度检测电路具有输出对应于存储装置附近的温度的校正电压的功能，并且控制电路具有根据校正电压使施加到第一及第三晶体管的每一个的第二栅极的电压波动的功能。[0018]此外，本发明的一个方式是一种半导体装置，包括：存储装置；以及控制电路，其中，存储装置包括在第一存储层次工作的第一存储电路及在第二存储层次工作的第二存储电路，第一存储层次的访问速度比第二存储层次快，第一存储电路包括第一电容器及具有保持第一电容器所保持的电荷的功能的第一晶体管，第二存储电路包括第二晶体管、电连接于第二晶体管的栅极的第二电容器及具有保持第二电容器所保持的电荷的功能的第三晶体管，第一及第三晶体管包括具有氧化物半导体的半导体层、第一栅极及第二栅极，控制电路具有通过对第一晶体管的第二栅极输入电压来将第一存储电路从第一存储层次改为第二存储层次的功能及通过对第三晶体管的第二栅极输入电压来将第二存储电路从第二存储层次改为第一存储层次的功能，控制电路包括控制器、多个电压生成电路及切换电路，存储装置具有对控制器输出具有存储装置的存储容量的使用情况的信号的功能，并且，控制器具有根据信号以从多个电压生成电路中的任一个输出的电压被施加到第一及第三晶体管的第二栅极的方式控制切换电路的功能。[0020]此外，在上述(3)的结构中，本发明的一个方式是一种半导体装置，其中控制电路包括温度检测电路，温度检测电路具有输出对应于存储装置附近的温度的校正电压的功能，并且控制电路具有根据校正电压使施加到第一及第三晶体管的每一个的第二栅极的电压波动的功能。[0022]此外，本发明的一个方式是一种半导体装置，包括：存储装置；以及控制电路，其中，存储装置包括在第一存储层次工作的第一存储电路及在第二存储层次工作的第二存储电路，第一存储层次的访问速度比第二存储层次快，第一存储电路包括第一电容器及具有保持第一电容器所保持的电荷的功能的第一晶体管，第二存储电路包括第二晶体管、电连接于第二晶体管的栅极的第二电容器及具有保持第二电容器所保持的电荷的功能的第三晶体管，第一及第三晶体管包括具有氧化物半导体的半导体层、第一栅极及第二栅极，控制电路具有通过对第一晶体管的第二栅极输入电压来将第一存储电路从第一存储层次改为7第二存储层次的功能及通过对第三晶体管的第二栅极输入电压来将第二存储电路从第二存储层次改为第一存储层次的功能，控制电路包括控制器、多个电压生成电路及切换电路，存储装置具有对控制器输出具有存储装置的存储容量的使用情况的信号的功能，控制器具有根据信号以从多个电压生成电路中的任一个输出的电压被施加到第一及第三晶体管的第二栅极的方式控制切换电路的功能，并且，第一存储电路包括与第二存储电路重叠的区[0024]此外，在上述(5)的结构中，本发明的一个方式是一种半导体装置，其中控制电路包括温度检测电路，温度检测电路具有输出对应于存储装置附近的温度的校正电压的功能，并且控制电路具有根据校正电压使施加到第一及第三晶体管的每一个的第二栅极的电压波动的功能。[0026]此外，在上述(1)至(6)中的任一个结构中，本发明的一个方式是一种半导体装置，其中氧化物半导体包含选自铟、元素M(元素M为铝、镓、钇或锡)和锌中的一个或多个材料。[0027]注意，在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。限于附图或文中所示的连接关系，例如其他的连接关系也在附图或文中所记载的范围内记[0029]作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接等)。此外，开关具有控制开启或关闭的功能。换言之，通过使开关或非导通状态(关闭状态)来控制是否使电流流过。[0030]作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA电路、AD转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大之，以中间夹有其他元件或其他电路的方式连接X与Y的情况);X与Y在功能上连接的情况(换言之，以中间夹有其他电路的方式功能上连接X与Y的情况);以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。换言之，当明确记载8子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表达为“X通过晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置”。通过使用与这种例子相同的显示方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。注意，这种显[0033]另外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。[0034]在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极被用作控制晶体管的导通状态的控制端子。被用作源极或漏极的两个端子是晶体管的输入输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入输出端子中的一方被用作源极而另一方被用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”据晶体管的结构，有时除了上述三个端子以外还包括背栅极。[0035]另外，在本说明书等中，节点也可以根据电路结构或装置结构等称为端子、布线、电位不一定意味着OV。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因向”是正载流子移动的方向，以正电流量记载。换言之，负载流子移动的方向与电流方向相混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素9实施方式或权利要求书中附有“第二”的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被省略。[0039]在本说明书中，为了方便起见说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书等中所说明的词句，根据情况可以适当地换词句。例如，在“位于导电体的顶面的绝缘体”的表述中，通过将所示的附图的方向旋转180°,也可以称为“位于导电体的下面的绝缘体”。直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须在绝缘层A上直接接触地形成有电极B,也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。[0042]注意，在本说明书等中，“电极”或“布线”这样的词语不在功能上限定其构成要素。[0044]在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的物质。例如，浓度低于0.1atomic%的元素是杂质。当包含杂质时，例如，有可能在半导体中形成DOS(DensityofStates:态密度),载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水致氧缺陷的产生。此外，当半导体是硅层时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。[0045]在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。[0046]电开关的例子包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM)二极管、金属-绝缘体-半导体(MIS)二极管或者二极管接法的晶体管)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态”是指晶体管的源电极与漏电极在电性上短路的状态。另外，晶体管的“非导通状态”是指晶体管的源电极与漏电极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。[0047]作为机械开关的例子，可以举出像数字微镜装置(DMD)那样的利用了MEMS(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。[0048]发明效果[0049]根据本发明的一个方式，可以提供一种新颖的半导体装置。另外，根据本发明的一个方式，可以提供一种能够减少功耗的半导体装置。另外，根据本发明的一个方式，可以提供一种能够缩小面积的半导体装置。另外，根据本发明的一个方式，可以提供一种能够实现存储装置的大容量化的半导体装置。[0050]注意，这些效果的记载不妨碍其他效果的存在。另外，本发明的一个方式并不需要具有所有上述效果。另外，上述效果以外的效果可以显而易见地从说明书、附图、权利要求书等的描述中看出，并且可以从该描述中抽取上述效果以外的效果。[0051]附图简要说明[0052][图1]图1A是示出存储装置的结构的一个例子的框图。图1B是说明存储装置中的存储区域的层次的例子的图。[0053][图2]图2是说明存储装置中的存储区域的层次的例子的图。[0054][图3]图3A、图3B1及图3B2是示出存储装置所包括的存储单元的结构的一个例子的电路图。[0055][图4]图4A及图4B是说明存储装置中的存储区域的层次的例子的图。[0056][图5]图5是示出存储装置的结构的一个例子的框图。[0057][图6]图6是示出存储装置的结构的一个例子的框图。[0058][图7]图7是示出存储装置的结构的一个例子的框图。[0059][图8]图8是示出存储装置的结构的一个例子的框图。[0060][图9]图9是示出存储装置的结构的一个例子的框图。[0061][图10]图10是示出存储装置所包括的存储单元阵列的结构的一个例子的框图。[0062][图11]图11是示出存储装置所包括的存储单元阵列的结构的一个例子的框图。[0063][图12]图12A及图12B是示出存储装置所包括的存储单元阵列的结构的一个例子的图。[0064][图13]图13是示出存储装置所包括的存储单元阵列的结构的一个例子的图。[0065][图14]图14是示出半导体装置的结构例子的截面图。[0066][图15]图15A、图15B及图15C是示出晶体管的结构例子的截面图。[0067][图16]图16A是示出晶体管的结构例子的俯视图，图16B及图16C是示出该晶体管的结构例子的截面图。[0068][图17]图17A是示出晶体管的结构例子的俯视图，图17B及图17C是示出该晶体管的结构例子的截面图。[0069][图18]图18A是示出晶体管的结构例子的俯视图，图18B及图18C是示出该晶体管的结构例子的截面图。[0070][图19]图19A是示出晶体管的结构例子的俯视图，图19B及图19C是示出该晶体管的结构例子的截面图。11[0071][图20]图20A是示出晶体管的结构例子的俯视图，图20B及图20C是示出该晶体管的结构例子的截面图。[0072][图21]图21A是示出晶体管的结构例子的俯视图，图21B是示出该晶体管的结构例子的立体图。[0073][图22]图22A及图22B是示出晶体管的结构例子的截面图。的一个例子的立体图。[0075][图24]图24A及图24B是示出电子设备的一个例子的立体图。[0076]实施发明的方式[0077]在本说明书等中，金属氧化物(metaloxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(0xideSemiconductor,也可以简称为0S)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成包括具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，该金属氧化管称为包含金属氧化物或氧化物半导体的晶体管。[0078]此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metaloxynitride)。[0079]另外，在本说明书等中，各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。另外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。[0080]另外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)和另一个或多个其他实施方式(另一个或多个其他实施例)中说明的内容(或其一部分)中的至少一个内容。[0081]注意，实施方式中说明的内容是指各实施方式(或实施例)中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。[0082]另外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)和另一个或多个其他实施方式中示出的附图(或其一部分)中的至少一个附图组合，可以构成更多图。[0083]参照附图说明本说明书所记载的实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在实施方式中的发明的结构中，有时在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，[0084]在本说明书的附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。发明不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信[0086]在本实施方式中说明根据本发明的一个方式的结构的一个例子。[0087]<半导体装置的结构例子>[0088]图1A示出本发明的一个方式的半导体装置11的结构的一个例子。半导体装置11包括构成存储装置的存储电路210、存储电路220、存储电路230及存储电路240和控制电路20。等),存储电路210也可以包括在集成电路中，再者存储电路220也可以包括在集成电路中。[0090]此外，存储电路220可以应用DOSRAM(DynamicOxideSemiconductorRandomAccessMemory)(注册商标),存储电路230可以应用NOSRAM(Dynamic0xideSemiconductorRandomANOSRAM。[0091]图1B是以层次出图1A的半导体装置11所包括的存储装置的存储电路的一个例子的图。[0092]在图1B中按访问速度依次对半导体装置11所包括的存储装置的存储电路进行层次化。存储电路210表示为最上层的层次，存储电路220表示为存储电路210的下层的层次，存储电路230表示为存储电路220的下层的层次，存储电路240表示为最下层的层次。[0093]注意，在本说明书等中，半导体装置11所包括的存储装置的存储电路从最上层的层次依次被称为第一存储区域110、第二存储区域120、第三存储区域130、第四存储区域140。特别是，第一存储区域110被视为寄存器等的存储区域，第二存储区域120被视为高速缓冲存储器的存储区域，第三存储区域130被视为主存储装置(主存储器)的存储区域，第四存储区域140被视为補助存储装置的存储区域。[0094]第一存储区域110的存储电路210进行集成电路等中的运算处理的结果及状态的保持等。因此，存储电路210与存储电路220及存储电路230电连接以进行运算处理所需要的数据的收发。[0095]可用于第一存储区域110的存储电路210例如包括寄存器、触发器、SRAM(Static[0096]因为将第二存储区域120作为高速缓冲存储器的存储区域，所以从第三存储区域130中的被用作主存储装置的存储电路230复制部分数据并存储，由此存储电路220与存储电路230电连接。[0097]此外，因为第二存储区域120相当于高速缓冲存储器的存储区域，所以还可以将第二存储区域120分为多个层次。例如，图2示出将存储电路220进一步分为三个层次的情况。图2中的存储电路220包括高速缓冲存储器121至高速缓冲存储器123的存储区域，第一存储区域110的下层的层次设置有高速缓冲存储器121(一级高速缓冲存储器，L1高速缓冲存储器),高速缓冲存储器121的下层的层次设置有高速缓冲存储器122(二级高速缓冲存储器，L2高速缓冲存储器),高速缓冲存储器122的下层的层次设置有高速缓冲存储器123(三级高[0098]另外，第二存储区域120的层次数不局限于此。也就是说，第二存储区域120既可以由一个层次构成，也可以由两个层次或四个以上的层次构成。[0099]可用于第四存储区域140的存储电路240与存储电路230电连接以存储从第三存储区域的存储电路230输入的数据。[0100]作为可用于第四存储区域140的存储电路240,例如可以包括非挥发性存储器等。[0101]控制电路20与存储电路220及存储电路230电连接。控制电路20具有改变半导体装置11中的第二存储区域120及第三存储区域130的每一个层次的存储区域的功能。[0102]位于越上层的层次的存储电路越需要高速工作。此外，位于越下层的层次的存储装置越需要大容量及高密度化(或每一位的面积的缩小)。例如，在第一存储区域110中，因为储存用于集成电路等中的运算的数据而需要特别高速的工作。此外，例如，第二存储区域120中最上层的层次的一级高速缓冲存储器因被访问的频率最高而需要高速工作。另一方面，虽然二级高速缓冲存储器及三级高速缓冲存储器等不需要实现如一级高速缓冲存储器那样的高速工作，但是需要实现大容量并使每一位的面积比一级高速缓冲存储器小。[0103]此外，由于存储电路位于越上层的层次，对该存储装置进行的数据改写次数(或刷新次数)越多，因此可以缩短数据保持时间作为该存储装置的规格。另一方面，由于存储装置位于越下层的层次，对该存储装置的数据改写次数(或刷新次数)越少，需要延长数据的保持时间作为该存储装置的规格。[0104]本发明的一个方式根据半导体装置的使用情况改变各层次的存储装置的数据保持时间来增减各层次的存储区域。也就是说，本发明的一个方式的存储装置或半导体装置可以根据该使用情况改变存储装置的各层次的性能。单元的电路结构。[0107]注意，下面的说明中使用的低电平电位及高电平电位不意味着特定的电位，如果布线不同则具体电位也可能不同。例如，施加到布线WL的低电平电位及高电平电位也可以分别与施加到布线BIL的低电平电位及高电平电位不同。[0109]晶体管M1的第一端子与电容器CA的第一端子连接，晶体管M1的第二端子与布线BIL连接，晶体管M1的栅极与布线WOL连接，晶体管M1的背栅极与布线BGL连接。电容器CA的[0110]晶体管M1被用作存储单元221中的写入晶体管。另外，该写入晶体管优选是下述OS晶体管。[0111]布线BIL被用作位线，布线WOL用作字线。布线CAL被用作对电容器CA的第二端子施加预定电位的布线。数据写入及读出时，布线CAL优选被施加低电平电位(有时也称为基准电位)。[0112]布线BGL用作对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意电位[0113]数据的写入及读出通过对布线WOL施加高电平电位使晶体管M1成为导通状态而使布线BIL与电容器CA的第一端子之间成为导通状态而进行。[0114]具体而言，对布线BIL施加对应于写入的数据的电位，并通过晶体管M的第一端子写入该电位来进行数据写入。在写入数据之后，通过对布线WOL施加低电平电位使晶体管M1成为关闭状态，可以将该电位保持在存储单元221中。[0115]此外，在读出数据时，首先将布线B平电位使晶体管M1成为导通状态，从而使布线BIL的电位改变。由于布线BIL的电位的变化取决于写入到电容器CA的第一端子的电位，因此可以从改变的布线BIL的电位读出存储单元221所保持的数据。[0116]此外，上述存储单元221不局限于图3A所示的电路结构，也可以适当地改变存储单元221的电路结构。[0118]晶体管M2被用作存储单元231中的写入晶体管。另外，该写入晶体管优选是下述OS晶体管。[0119]此外，晶体管M3被用作存储单元231中的读出晶体管。该读出晶体管优选是下述OS晶体管或使半导体层包含硅的晶体管。此外，在本工作例子中，除非特别叙述，晶体管M3在饱和区域中工作。也就是说，对晶体管M3的栅极电压、源极电压及漏极电压进行适当的偏压，使得该晶体管在饱和区域中工作。[0120]晶体管M2的第一端子与电容器CB的第一端子连接，晶体管M2的第二端子与布线第二端子与布线CAL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器CB的第一端子连接。电容器CB的第二端子施加预定电位的布线。在保持数据时，优选对布线CAL施加低电平电位(有时也称为基准电位),在数据的写入及读出时，优选对布线CAL施加高电平电位。[0122]布线BGL用作对晶体管M2的背栅极施加电位的布线。通过对布线BGL施加任意电位可以增减晶体管M2的阈值电压。CB的第一端子成为导通状态来进行数据写入。具体地，在晶体管M2为导通状态时，对布线WBL施加对应于要记录的信息的电位来对电容器CB的第一端子及晶体管M3的栅极写入该电位。然后，对布线WOL施加低电平电位使晶体管M2成为非导通状态，由此保持电容器CB的第一端子的电位及晶体管M3的栅极的电位。[0124]数据的读出通过对布线SL施加预定的电位来进行。由于晶体管M3的源极-漏极间流过的电流及晶体管M3的第一端子的电位由晶体管M3的栅极的电位及晶体管M3的第二端子的电位决定，所以通过读出与晶体管M3的第一端子连接的布线RBL的电位，可以读出电容器CB的第一端子(或晶体管M3的栅极)所保持的电位。也就是说，可以从电容器CB的第一端子(或晶体管M3的栅极)所保持的电位读出该存储单元中写入的信息。[0125]此外，上述存储单元231不局限于图3B1所示的电路结构，存储单元231的电路结构可以适当地改变。例如，也可以采用将布线WBL与布线RBL合为一根布线BIL的结构。图3B出该情况下的存储单元的电路结构例子。在存储单元232中，将存储单元231的布线WBL与布线RBL合为一根布线BIL,晶体管M2的第二端子及晶体管M3的第一端子与布线BIL连接。也就是说，存储单元232将写入位线和读出位线合为一根布线BIL工作。晶体管的半导体层包括实施方式3所说明的金属氧化物。作为金属氧化物，例如，可以为选由铟、镓、锌构成的金属氧化物时可以增大该半导体层的带隙。因此，可以减小OS晶体管的关态电流。[0127]<存储装置的各层次的存储区域的改变方法>[0128]OS晶体管可以通过采用实施方式3所说明的结构来包括背栅极。在包括背栅极的n沟道型晶体管时，可以通过对背栅极施加正电位来使该0S晶体管的阈值电压波动到负一侧，与此相反，可以通过对背栅极施加负电位来使该0S晶体管的阈值电压波动到正一侧。[0129]通过使OS晶体管的阈值电压波动，可以增减该0S晶体管的关态电流。在增大OS晶体管的关态电流时，对应于所保持的数据的通过OS晶体管的源极和漏极之间的电荷移动速度变快，数据的保持时间缩短，从而可以提高OS晶体管的工作速度(有时称为驱动频率)。此外，在减少OS晶体管的关态电流时，对应于所保持的数据的通过OS晶体管的源极和漏极之间的电荷移动速度变慢，数据的保持时间延长，从而可以降低OS晶体管的工作速度。也就是说，通过使OS晶体管的阈值电压波动，可以调整数据的[0130]在此，考虑作为半导体装置11的存储电路220采用上述DOSRAM,而作为存储电路的存储电路210的存储容量不够，且用作第二存储区域120的存储电路220的存储容量剩下的情况下，如图4A所示，降低存储电路220的一部分的存储电路220a所包括的OS晶体管的阈值电压，缩短存储电路220a的数据保持时间，并提高工作速度，由此可以将存储电路220a用作第一存储区域110。[0131]具体而言，在使存储电路220a的存储单元221中的晶体管M1以施加到栅极的电位范围为-0.8V以上且2.5V以下的方式工作的情况下，例如通过对晶体管M1的背栅极施加-1.5V以上且低于1.5V的电压，可以将存储电路220a用作第一存储区域110。[0132]此外，例如，在图1A及图1B的半导体装置11中，在用作第三存储区域130的存储电路230的存储容量不够，且用作第二存储区域120的存储电路220的存储容量剩下的情况下，如图4A所示，增大存储电路220的一部分的存储电路220b所包括的OS晶体管的阈值电压，延长存储电路220b的数据保持时间，并降低工作速度，由此可以将存储电路220b用作第三存储区域130。[0133]具体而言，在使存储电路220b的存储单元221中的晶体管M1以施加到栅极的电位范围为-0.8V以上且2.5V以下的方式工作的情况下，例如通过对晶体管M1的背栅极施加-7.5V以上且低于-4.5V的电压，可以将存储电路220a用作第三存储区域130。[0134]另外，在图1A及图1B的半导体装置11中，在不使存储电路220的存储区域改变为另一层次的情况下，即，使存储电路220进行通常工作作为第二存储区域120的情况下，以施加到晶体管M1的栅极的电位的范围为-0.8V以上且2.5V以下的条件对晶体管M1的背栅极例如施加-4.5V以上且低于-1.5V的电压，即可。[0135]此外，例如，在图1A及图1B的半导体装置11中，在用作第二存储区域120的存储电路220的存储容量不够，且用作第三存储区域130的存储电路230的存储容量剩下的情况下，如图4B所示，降低存储电路230的一部分的存储电路230a所包括的OS晶体管的阈值电压，并缩短存储电路230a的数据保持时间，由此可以将存储电路230a用作第二存储区域120。[0136]具体而言，在使存储电路230a的存储单元231(存储单元232)中的晶体管M2以施加到栅极的电位范围为-0.8V以上且2.5V以下的方式工作的情况下，例如通过对晶体管M2的背栅极施加-4.5V以上且低于-1.5V的电压，可以将存储电路230a用作第二存储区域120。[0137]例如，在图1A及图1B的半导体装置11中，在用作第四存储区域140的存储电路240的存储容量不够，且用作第三存储区域130的存储电路230的存储容量剩下的情况下，如图4B所示，增大存储电路230的一部分的存储电路230b所包括的OS晶体管的阈值电压，并延长存储电路230b的数据保持时间，由此可以将存储电路230b用作第四存储区域140。[0138]具体而言，在使存储电路230b的存储单元231(存储单元232)中的晶体管M2以施加到栅极的电位范围为-0.8V以上且2.5V以下的方式工作的情况下，例如通过对晶体管M2的背栅极施加低于-7.5V的电压，可以将存储电路230b用作第四存储区域140。[0139]另外，在图1A及图1B的半导体装置11中，在不使存储电路230的存储区域改变为另一层次的情况下，即，使存储电路230进行通常工作作为第三存储区域130的情况下，以施加到晶体管M1的栅极的电位的范围为-0.8V以上且2.5V以下的条件对晶体管M1的背栅极例如施加-7.5V以上且低于-4.5V的电压，即可。[0140]再者，可以使施加到存储单元221的晶体管M1及存储单元231(存储单元232)的晶体管M2的每一个的栅极的电压的范围几乎相同。具体而言，生成施加到晶体管M1及晶体管M2的每一个的栅极的正电压(或负电压)的电路可以为相同。由此，不需要设置多量的生成施加到晶体管M1及晶体管M2的栅极的电压的电路，从而可以降低半导体装置11的功耗。特别是，在对晶体管的栅极施加负电压时，该负电压的生成有时使功耗增大，由此用来施加到晶体管M1及晶体管M2的每一个栅极的负电压的生成电路(例如，可举出电荷泵电路等)优选被共同使用。[0141]上述施加到晶体管M1(晶体管M2)的栅极及背栅极的电压范围为一个例子。由于在所有半导体装置中，该半导体装置所包括的晶体管的半导体层的材料、结构等导致晶体管特性产生变化，因此根据情况需要设定施加到栅极及背栅极的电压范围。[0142]此外，在所有半导体装置中，晶体管的特性根据该半导体装置驱动的环境有时产生变化。具体而言，该半导体装置驱动的环境的温度越高，对应于该晶体管的栅极-源极间电压的漏极电流越大，且该晶体管的驱动频率越大。也就是说，根据环境的温度，半导体装置的性能有时产生变化。因此，半导体装置更优选采用如下结构，即通过根据环境的温度使施加到写入晶体管的OS晶体管的背栅极的电压产生变化，适当地调整晶体管的特性。也就是说，通过对存储单元221及存储单元231(存储单元232)分别所包括的晶体管M1及晶体管M2的背栅极施加对应于驱动半导体装置11的环境的温度的电压，存储电路220及存储电路230的每一个可以进行适合于该环境的温度的工作。[0143]<控制电路20>[0144]接着，说明用来控制存储电路220及存储电路230的每一个所包括的写入晶体管[0145]图5是示出用来控制该写入晶体管的阈值电压的控制电路20的框图。另外，在图5中，为了说明与存储装置之间的电连接，还图示出包括存储电路220及存储电路230的存储部30。[0146]控制电路20包括控制部21、电压生成电路22[1]至电压生成电路22[P](P是1以上波动时，控制电路20可以采用不包括温度检测电路25的结构。[0147]控制部21与存储部30、电压生成电路22[1]至电压生成电路22[P]、电路23A、电路23B及温度检测电路25电连接。电压生成电路22[1]至电压生成电路22[P]的每一个与电路[0148]存储部30具有将与存储电路220及存储电路230的每一个的使用状态(例如，所有存储容量中被使用的存储容量所占的比例等)有关的信号发送到控制部21的功能。根据该使用状态，控制部21通过接收该信号对控制电路20所包括的各电路发送信号以改变存储部30的各层次(例如，图1B所示的第一存储区域110、第二存储区域120、第三存储区域130、第四存储区域140)的分配。具体而言，控制部21对电压生成电路22[1]至电压生成电路22[P]、[0149]电压生成电路22[1]至电压生成电路22[P]的每一个具有生成施加到写入晶体管的背栅极的电压的功能。此外，电压生成电路22[1]至电压生成电路22[P]具有根据来自控制部21的信号开始该电压的生成或停止该电压的生成的功能。由于该功能，可以只驱动生成存储部30的各层次的分配所需要的电压的电压生成电路，并停止不需要的电压生成电路。由此，可以只驱动电压生成电路22[1]至电压生成电路22[P]中的需要的电路，从而可以减少控制电路20的功耗。[0150]此外，作为电压生成电路22[1]至电压生成电路22[P]中的生成负电压的电路，例如可以使用电荷泵电路。[0151]电路23A具有从电压生成电路22[1]至电压生成电路22[P]的每一个中生成的电压选择施加到多个布线BGL1的每一个的电压的功能。另外，相对于多个布线BGL1选择的电压取决于从控制部21发送的信号。由于该功能，可以从布线BGL1对存储电路220所包括的写入晶体管的背栅极施加指定电压，并将存储电路220分为对应于分配的各层次的区域。例如，在将存储电路220分为p个(p是2以上且P以下的整数)层次时，电路23A对多个布线BGL1施加[0152]同样地，电路23B具有从电压生成电路22[1]至电压生成电路22[P]的每一个中生成的电压选择施加到多个布线BGL2的每一个的电压的功能。另外，相对于多个布线BGL2选择的电压取决于从控制部21发送的信号。由于该功能，可以从布线BGL2对存储电路230所包括的写入晶体管的背栅极施加指定电压，并将存储电路230分为对应于分配的层次的区域。[0153]<工作例子>[0154]在此，说明控制电路20的工作例子。另外，在本工作例子中说明不根据环境的温度使背栅极的电位波动的情况。[0155]作为工作例子的初始阶段考虑如下情况，例如，如图6所示，作为存储部30的使用状态，分配有第二存储区域120的存储电路220的整个存储容量被用来保持数据，分配有第三存储区域130的存储电路230的部分存储容量被用来保持数据。注意，此时，电压生成电路22[p1](p1是1以上且P以下的整数)生成施加到存储电路220的存储单元中的被用作第二存储区域120的存储单元所包括的写入晶体管的背栅极的电压，电压生成电路22[p2](p2是1以上且P以下，并是p1以外的整数)生成施加到存储电路230的存储单元中的被用作第三存储区域130的存储单元所包括的写入晶体管的背栅极的电压。[0156]在此情况下，在存储部30判断第二存储区域120的存储容量不够时，存储部30对控制部21发送信号Sig1通知存储电路220的整个存储容量处于使用状态及存储电路230部分地具有存储空间。[0157]控制部21通过接收该信号来对电压生成电路22[1]至电压生成电路22[P]发送信号Sig2并对电路23B发送信号Sig3。信号Sig2及信号Sig3是用来对存储电路230分配第二存储区域120的信号。[0158]具体而言，信号Sig2可以是为了对存储电路230的指定区域分配第二存储区域120而用来选择生成施加到该区域所包括的写入晶体管的背栅极的电压的电路的信号。注意，在此，作为该电路被选择电压生成电路22[p3](p3是1以上且P以下，并是p2以外的整数)。电压生成电路22[p3]既可以是电压生成电路22[p1]的同一电路，也可以是不同电路。[0159]另外，如上所述，不由信号Sig2选择的电压生成电路可以停止。例如，通过使用开关元件等使电压生成电路和供应驱动电压的布线之间的电连接处于非导通状态，可以停止该电压生成电路。由此可以只驱动所需要的电压生成电路，从而可以降低控制电路20的功[0160]此外，信号Sig3可以是包括对电连接到存储电路230的该指定区域的写入晶体管的背栅极的BGL2施加电压生成电路22[p3]所生成的电压的指令的信号。此外，信号Sig3也可以包括对存储电路230的第三存储区域130的区域所包括的写入晶体管的背栅极继续施加电压生成电路22[p2]所生成的电压的指令。[0161]通过对电路23B发送信号Sig3,可以将电压生成电路22[p3]所生成的电压施加到存储电路230中的重新分配第二存储区域120的区域的写入晶体管的背栅极。由此，可以对存储电路230的指定区域分配第二存储区域120。图7所示的框图示出图6所示的框图的后续步骤，其中示出通过将信号Sig3发送到电路23B,将存储部30的存储电路230中剩余的存储容量的整个区域分配于第二存储区域120的例子。[0163]接着，说明根据环境的温度改变供应到存储部30的写入晶体管(晶体管M1、晶体管M2)的背栅极的电位的方法。[0164]作为一个例子，温度检测电路25可以采用图8所示的结构。另外，为了说明与温度检测电路25之间的电连接结构，图8还示出控制部21、电压生成电路22[1]、电压生成电路22[0165]温度检测电路25包括温度传感器25a、模拟数字转换电路25b及电压控制电路25c。[0166]温度传感器25a具有感测出半导体装置11附近的温度并输出对应于该温度的模拟信号的功能。被输出的该模拟信号发送到模拟数字转换电路25b。作为温度传感器25a,例如可以使用铂、镍或铜等测温电阻体、热敏电阻器(thermistor)、热电偶(thermocouple)、IC温度传感器等。[0167]模拟数字转换电路25b具有将模拟摄像信号转换为数字信号的功能。该数字信号发送到电压控制电路25c。[0168]电压控制电路25c具有根据该数字信号生成校正电压的功能。例如，电压控制电路25c包括储存有使数字信号和校正电压关联的对应表的存储装置及生成校正电压的电路，并根据从模拟数字转换电路25b发送的数字信号读出该校正电压的大小。在读出校正电压的大小之后，利用生成校正电压的电路生成该校正电压，并通过控制部21对电路23A、电路是温度检测电路25也可以直接与电路23A及电路23B电连接。[0169]在此，电路23A(电路23B)包括多个电容器CF,多个电容器CF的两对电极中的一个与多个布线BGL1(多个布线BGL2)电连接。发送到电路23A(电路23B)的校正电压施加到电容器CF的两对电极中的另一个。[0170]电路23A(电路23B)包括内部电路23IN。内部电路23IN具有通过接收来自控制部21的信号来根据该信号对多个布线BGL1(多个布线BGL2)的每一个施加电压生成电路22[1]至电压生成电路22[P]所生成的多种电压的功能。[0171]在根据环境的温度改变背栅极的电位时，首先利用内部电路23IN对多个布线BGL1(多个布线BGL2)施加电位，然后对该电容器的两对电极的另一个施加校正电压。由与它们连接的电容器CF的电容耦合，多个布线BGL1(多个布线BGL2)的电位根据校正电压波动。如此，半导体装置11可以通过包括温度检测电路25来根据环境的温度校正存储部30的写入晶体管的特性。[0172]注意，本发明的一个方式不局限于本实施方式所描述的电路结构而可以适当地改[0173]另外，本实施方式可以与本说明书所示的其他实施方式适当地组合。列40及其外围电路的结构例子。注意，在本实施方式中，将存储单元阵列40和其外围电路统称为存储装置200。[0177]图9示出存储装置的结构的一个例子。存储装置200包括外围电路50及存储单元阵列40.外围电路50包括行译码器53、字线驱动电路51、位线驱动电路52、输出电路54及控制逻辑电路56。此外，图9还示出实施方式1所说明的控制电路20。[0178]位线驱动电路52包括列译码器52a、预充电电路52b、读出放大器52c及写入电路具有对从布线BIL、布线RBL读出的数据信号进行放大的功能。另外，布线SL、布线CAL及布线RBL是与存储单元阵列40中的存储单元连接的布线，将在后面对其进行详细说明。放大的数据信号通过输出电路54作为数字的数据信号RDATA输出至存储装置200的外部。[0179]作为电源电压的低电源电压(VSS)、外围电路50用高电源电压(VDD)及存储单元阵列40用高电源电压(VIL)从外部被供应到存储装置200。[0181]控制逻辑电路56对来自外部的输入信号(CE、WE、RE)进行处理来生成行译码器53及列译码器52a的控制信号。CE是芯片使能号。控制逻辑电路56所处理的信号不局限于此，也可以根据需要输入其他的控制信号。[0182]可以根据需要适当地使用或省略上述各电路或各信号。[0183]优选的是，除了存储单元阵列40之外，外围电路50也由OS晶体管构成。由此，外围电路50和存储单元阵列40可以通过同一制造工序制造，从而可以降低存储装置200的制造成本。[0184]<存储单元阵列的结构例子>[0185]图10示出作为存储单元应用DOSRAM的情况下的存储单元阵列40的详细结构。存储单元阵列40中一个列包括m(m是1以上的整数)个，一个行包括n(n是1以上的整数)个，一共包括m×n个存储单元221。存储单元221配置为行列状。图10还表示存储单元221的地址，并整数)的地址上的存储单元。另外，在存储单元221的结构中，连接存储单元阵列40和字线驱存储单元阵列40和控制电路20的布线BGL的数量也为m个(图10只示出布线BGL[1]、布线BGL[i]、布线BGL[m])。此外，连接存储单元阵列40和位线驱动电路52的布线BIL的数量为n个(图10只示出布线BIL[1]、布线BIL[j]、布线BIL[n])。[0186]此外，图11示出作为存储单元应用NOSRAM的情况下的存储单元阵列40的详细结构。存储单元阵列40中一个列包括m(m是1以上的整数)个，一个行包括n(n是1以上的整数)个，一共包括m×n个存储单元231。存储单元231配置为行列状。图11还表示存储单元231的n以下的整数)的地址上的存储单元。另外，在存储单元231的结构中，连接存储单元阵列40[m]),连接存储单元阵列40和控制电路20的布线BGL的数量也为m个(图11只示出布线BGL[0187]在图10及图11所示的存储单元阵列40中，因为每一行分别设置有布线BGL[1]至布线BGL[m],所以在每一行中改变实施方式1所说明的存储装置的各层的区域。另外，与存储单元阵列40所包括的存储单元221(存储单元231)的晶体管M1(晶体管M2)的背栅极电连接的布线BGL的配置不局限于图10及图11所示的配置。例如，也可以在多个存储单元221(存储单元231)的晶体管M1(晶体管M2)的每一个设置布线BGL,并也可以在每一个存储单元221(存储单元231)中改变存储装置的各层的区域。此外，例如，也可以将存储单元阵列40的存储单元221(存储单元231)分为2×2或2×3等的区域，在该区域的每一个设置不同的布线BGL,来改变存储装置的各层的区域。[0188]另外，图10及图11所示的各存储单元阵列40中二维地配置存储单元221及存储单元231,如图12A及图12B所示，也可以三维地配置存储单元221及存储单元231。在图12A中，设置在存储单元阵列40中的布线BIL大致垂直于位线驱动电路52。此外，在图12B中，多个存储单元阵列40都与位线驱动电路52彼此重叠。另外，图12A及图12B示出存储单元221的结构，也可以三维地配置存储单元231。虽然图12A及图12B中作为下层示出位线驱动电路52,但是也可以使用字线驱动电路51、行译码器53或层叠选自它们的多个而成的电路代替位线驱动电路52。[0189]通过如图10及图11所示地构成存储装置200,可以缩小电路面积，并增大存储容[0190]再者，图12A及图12B中采用包括多个图10所示的存储单元阵列40的结构，但是也可以采用如图13所示那样的图10及图11所示的各存储单元阵列40彼此重叠的结构。也就是说，存储装置200也可以采用DOSRAM和NOSRAM彼此重叠的结构，即存储电路220和存储电路230彼此层叠的结构。另外，在图13中，为了明确地示出该重叠结每一个和位线驱动电路52的电连接。此外，虽然在图13中作为下层示出位线驱动电路52,但是也可以使用字线驱动电路51、行译码器53或层叠选自它们的多个而成的电路代替位线驱动电路52。特别是，通过将电压生成电路、预充电电路等电路设置于下层中，可以在存储电路220及存储电路230的各工作中共同使用该电路。[0191]注意，本发明的一个方式不局限于本实施方式所描述的电路结构而可以适当地改变。例如，虽然本实施方式中说明存储单元阵列40应用存储单元221及存储单元231的情况，但是也可以采用其他存储单元。[0192]另外，本实施方式可以与本说明书所示的其他实施方式适当地组合。[0194]在本实施方式中，对在上述实施方式中说明的可应用于半导体装置的OS晶体管的结构例子进行说明。[0196]图14所示的半导体装置包括晶体管300、晶体管500及电容器600。图15A是晶体管500的沟道长度方向上的截面图，图15B是晶体管500的沟道宽度方向上的截面图，图15C是晶体管300的沟道宽度方向上的截面图。[0197]晶体管500是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。由于晶体管500的关态电流小，所以通过将晶体管500用于半导体装置尤其是存储单元231的的晶体管M2,可以长期间保持第一数据。换言之，刷新工作的频率低或者不需要刷新工作，所以可以降低半导体装置的功耗。[0198]晶体管500设置在晶体管300的上方，电容器600设置在晶体管300及晶体管500的构成的半导体区域313;以及被用作源区域和漏区域的低电阻区域314a及低电阻区域314b。另外，晶体管300例如可以应用于上述实施方式的晶体管M3。[0200]如图15C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，实效上的沟道宽度增加，所以可以改善晶体管300的通态特性。此外，由于可以增加栅电极以改善晶体管300的关闭特性。[0201]另外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。[0202]半导体区域313的沟道形成区域、其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(HighElectronMobilityTransistor:高电子迁移率晶体管)。[0203]在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。[0204]作为被用作栅电极的导电体316,可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。[0205]此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。[0206]注意，图14所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。例如，作为晶体管300的结构也可以采用与使用氧化物半导体的晶体管500相同的结构(未图示)。在后面说明晶体管500的结构。[0207]以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体[0208]作为绝缘体320、绝缘体322、绝缘体324及绝缘体326,例如可以使用氧化硅、氧氮[0209]注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。[0210]绝缘体322也可以被用作减少因设置在其下方的晶体管300等而产生的台阶的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光 [0211]作为绝缘体324,优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。[0212]作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。[0213]氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×10¹⁵atoms/cm²以下，优选为5×10¹⁵atoms/[0214]注意，绝缘体326的相对介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4,更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将相对介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。[0215]此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中埋入与电容器600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一附图标记表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。[0216]作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。[0217]也可以在绝缘体326及导电体330上形成布线层。例如，在图14中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。[0218]此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。[0219]注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。[0220]此外，也可以在绝缘体354及导电体356上形成布线层。例如，在图14中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。[0221]此外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其优选在对氢具有阻挡性的绝缘体360所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。[0222]此外，也可以在绝缘体364及导电体366上形成布线层。例如，在图14中，依次层叠有绝缘体370、绝缘体372及绝缘体374。此外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。[0223]此外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其优选在对氢具有阻挡性的绝缘体370所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。[0224]此外，也可以在绝缘体374及导电体376上形成布线层。例如，在图14中，依次层叠有绝缘体380、绝缘体382及绝缘体384。此外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。[0225]此外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其优选在对氢具有阻挡性的绝缘体380所具有的开口中形成对氢具有