电工电子基础技术2

模块10触发器和时序逻辑电路10.1触发器10.2计数器10.3寄存器学习引导时序逻辑电路是数字电路的两大重要分支之一，其输出状态不仅取决于输入信号，还与电路原状态有关，因此必须包含触发器。

按不同标准，触发器可分为RS、JK、D和T触发器，按触发方式可分为电平、边沿触发器，还有静态和动态触发器，各类触发器的知识是电子工程技术人员必须掌握的。

时序逻辑电路由存储电路和组合逻辑电路组成，结构功能特殊，难度大、电路复杂但应用广泛，如数字钟、交通灯、计算机等。学习时序逻辑电路需掌握功能描述方法、基本分析方法和设计思路。学习目标知识目标：

理解触发器（RS、JK、D等）的逻辑功能与触发方式，掌握计数器的计数原理，熟悉寄存器的存储与移位特性，了解集成芯片74LS112、74LS161、74LS194的功能。技能目标：

具有测试触发器功能，用集成芯片搭建计数器/寄存器电路并验证功能的能力，具有初步排查电路接线或触发异常问题的能力。素养目标：建立“时序逻辑=存储+组合”的工程思维，培养数字电路实操与故障分析能力，为复杂时序系统如数字钟设计奠定基础。10.1

触发器提出问题基本RS触发器的禁止态是什么？JK触发器如何实现置0、置1、保持、翻转功能？电平触发与边沿触发的区别是什么？如何避免空翻现象？D触发器的输出与输入有什么关系？如何用JK触发器构成T触发器？核心提示：触发器核心是记忆功能，RS触发器有禁止态，JK触发器功能最全，边沿触发可抑制空翻；D触发器输出跟随输入，T触发器靠JK触发器短接J、K构成。知识准备

组合逻辑电路的基本单元是门电路，而时序逻辑电路的基本单元是触发器。触发器具有记忆功能，常用来保存二进制信息是构成时序逻辑电路的基本单元。

门电路是组合逻辑电路的基本单元，时序逻辑电路的基本单元则是本章要重点介绍的触发器。触发器具有记忆功能，可用来保存二进制信息。

由于触发器是时序逻辑电路的基本单元，因此它在时序逻辑电路中必不可少，有些类型的时序逻辑电路除了触发器，还会含有一些组合逻辑门。本章介绍的计数器、寄存器与移位寄存器是时序逻辑电路的具体应用。

基本RS触发器是任何结构复杂的触发器必须包含的一个最基础的组成单元，它可以由两个与非门或两个或非门交叉连接构成。例如由两个与非门构成的RS触发器：&QRSQ门1&门2正常情况下，两个输出端子应保持互非状态。一对互非的输入端子字母上面横杠表示低电平有效触发器的两个稳定状态：输出端Q=1时，触发器为1态；输出端Q=0时，触发器处0态。10.1.1基本RS触发器1.基本RS触发器的结构组成2.基本RS触发器的工作原理&QRSQ门1&门20次态Qn+1=0,Qn+1=1

11110触发器现态Qn=1，R=0,S=1有0出1全1出00触发器现态Qn=0，R=0,S=1次态Qn+1=0,Qn+1=1

触发器状态由1变为0，置0功能！触发器状态不变，仍为置0功能！1归纳：基本的RS触发器的两个与非门通过反馈线交叉组合在一起。只要两个输入端状态不同且输入端R=0，无论输出现态如何，次态总是为0，因此通常把R称作清零端。2.基本RS触发器的工作原理&QRSQ门1&门21次态Qn+1=1,Qn+1=0

00011触发器现态Qn=0，R=1,S=0有0出1全1出01触发器现态Qn=1，R=1,S=0次态Qn+1=1,Qn+1=0

触发器状态由0变为1，置1功能！触发器状态不变，仍为置1功能！2归纳：只要基本RS触发器的两个输入端状态不同且输入端S=0处低电平有效态，无论输出现态如何，次态总是为1，因此通常把S称作置1端。（1）基本RS触发器的工作原理&QRSQ门1&门21次态Qn+1=0,Qn+1=1

10100触发器现态Qn=0，R=1,S=1全1出0有0出11触发器现态Qn=1，R=1,S=1次态Qn+1=1,Qn+1=0

触发器状态不变，保持功能！触发器状态不变，保持功能！3归纳：当基本RS触发器的两输入端状态相同均为1时，都处无效状态。输出不会发生改变，继续保持原来的状态。因此在两个输入端同时为高电平时触发器起保持功能。111全1出000有0出1&QRSQ门1&门20次态Qn+1=1,Qn+1=1

0011触发器现态Qn=0，R=0,S=0有0出1

触发器的两个互非输出端出现相同的逻辑混乱情况，显然这是触发器正常工作条件下不允许发生的，因此必须加以防范。4归纳：当基本RS触发器的两输入状态相同均为0时，都处有效状态，此时互非输出无法正确选择指令而发生逻辑混乱。我们把两输入同时为0的状态称为禁止态，电路正常工作时不允许此情况发生。有0出13.基本RS触发器逻辑功能的描述

触发器的逻辑功能通常可用特征方程、状态图、真值表和波形图进行描述。①特征方程S+R=1(约束条件)

由于基本RS触发器不允许输入同时为低电平，所以加一约束条件。Qn+1=S+R•Qn②状态图01触发器的“0”态触发器的“1”态

状态图可直观反映出触发器状态转换条件与状态转换结果之间的关系，是时序逻辑电路分析中的重要工具之一。③功能真值表

功能真值表以表格的形式反映了触发器从现态Qn向次态Qn+1转移的规律。这种方法很适合在时序逻辑电路的分析中使用。Qn+1000禁止态001禁止态0100“置0”0110“置0”1001“置1”1011“置1”1100

保持1111

保持④时序波形图

反映触发器输入信号取值和状态之间对应关系的线段图形称为时序波形图。置0置1置1禁止保持置1置1QQ不定

在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。常用的集成RS触发器芯片有74LS279和CC4044等。下图为它们的管脚排列图：基本RS触发器的逻辑电路图符号

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10

974LS279

1

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4

5

6

7

8VCC4S

4R

4Q3SA3SB

3R

3Q1R1SA1SB1Q

2R

2S

2QGND

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10

9CC4044

1

2

3

4

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6

7

8VDD

4S

4R

1Q

2R

2S

3Q

2Q4Q

NC

1S

1R

EN

1R

1SVSSS

RQQ

具有时钟脉冲控制端的RS触发器称为钟控RS触发器，也称同步RS触发器。钟控RS触发器的状态变化不仅取决于输入信号的变化，还受时钟脉冲CP的控制。10.1.2钟控RS触发器1.钟控RS触发器的结构组成及工作原理&&门2门1门1和门2构成基本的RS触发器SDRD&门3&门4直接置“0”端直接置“1”端门3和门4构成RS引导触发器RS置“0”输入端高电平有效置“1”输入端高电平有效CPQQCP端子称为时钟脉冲控制端。CP=0时无论RS

何态，触发器均保持原态；CP=1时触发器输出状态由R和S状态决定。钟控RS触发器的工作原理CP当时钟脉冲CP=0时的情况：

设触发器现态Qn=0，Qn=1。正常情况下，直接置0、置1端悬空为“1”。&&门2门1SDRD&门3&门4RSQQ001门3和门4因CP=0而有0出111110门1有0出1101门2全1出0触发器次态Qn+1=0，Qn+1=1触发器状态不变，保持功能！钟控RS触发器的工作原理当时钟脉冲CP=0时的情况：CP&&门2门1SDRD&门3&门4RSQQ0若触发器现态Qn=1，Qn=0时：1010门3和门4仍因CP=0而有0出11111门1全1出0010门2有0出1触发器次态Qn+1=1，Qn+1=0触发器状态不变，保持功能！归纳：当钟控RS触发器的时钟脉冲控制端状态为低电平“0”时，无论两输入状态或输出现态如何，触发器均保持原来的状态不变！换句话说：在CP=0期间钟控RS触发器不能被触发，因此状态无法改变，为保持功能。1钟控RS触发器的工作原理时钟脉冲CP=1时的情况：CP&&门2门1SDRD&门3&门4RSQQ11010此时门4有0出11111门2有0出101触发器次态Qn+1=1，Qn+1=0000门3也是有0出1当输入R=0，S=0时设触发器现态Qn=1，Qn=0门1全1出011归纳：只要R=0、S=0，无论钟控RS触发器原态如何，均保持原来状态不变，即触发器起保持功能。钟控RS触发器的工作原理时钟脉冲CP=1时的情况：2CP&&门2门1SDRD&门3&门4RSQQ11010此时门4有0出11101门2全1出010触发器次态Qn+1=0，Qn+1=1110门3全1出0

当输入R=1，S=0时设触发器现态Qn=1，Qn=0门1有0出1归纳：只要CP=1期间，R=1、S=0，钟控RS触发器均为置零功能。因此R称作清零端，高电平有效。钟控RS触发器的工作原理时钟脉冲CP=1时的情况：CP&&门2门1SDRD&门3&门4RSQQ11010此时门3有0出11110门1全1出001触发器次态Qn+1=1，Qn+1=0触发器状态不变，置1功能！101门4全1出0当输入R=0，S=1时设触发器现态Qn=1，Qn=0门2有0出13归纳：只要CP=1期间，无论钟控RS触发器原态如何，只要R=0、S=1,触发器均实现置1功能。因此S称为置1端，高电平有效。钟控RS触发器的工作原理时钟脉冲CP=1时的情况：4CP&&门2门1SDRD&门3&门4RSQQ11010此时门4全1出01100门2有0出111触发器次态Qn+1=1，Qn+1=1

本该互非的两个输出端出现了状态相同的情况，显然发生了逻辑混乱，这在正常工作中为禁止态！11门3也是全1出0当输入R=1，S=1时设触发器现态Qn=1，Qn=0门1也有0出1归纳：钟控RS触发器输入状态均为1时，都处有效状态，此时互非输出无法正确选择指令而发生逻辑混乱。触发器工作时两输入同时为1的状态禁止发生。2.钟控RS触发器逻辑功能的描述①特征方程S·R=0(约束条件)

钟控RS触发器的两个输入端不允许同时为高电平，所以也要加上一个约束条件。Qn+1=S+R•Qn②状态图01触发器的“0”态触发器的“1”态③功能真值表

RSQnQn+10000

保持0011

保持0101“置1”0111“置1”1000“置0”1010“置0”110禁止态111禁止态CPRSQ在时钟脉冲CP=1期间，设Qn=0CP=1期间引导门打开置1置0状态不变置1和保持随输入发生了多次翻转，此现象称为空翻。空翻易造成触发器可靠性降低，甚至无法判定触发器的工作状态。④时序波形图置0状态不变置0保持置1状态不变输出CP=0期间引导门关闭

由于钟控的RS触发器只在时钟脉冲CP=1期间被触发，因之属于电位触发方式。钟控RS触发器的电路图符号如下图所示：采用电位触发方式的钟控RS触发器存在“空翻”问题。为确保数字系统的可靠工作，要求触发器在一个CP脉冲期间至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了边沿触发方式的主从型JK触发器和维持阻塞型的D触发器等等。这些触发器由于只在时钟脉冲边沿到来时发生翻转，从而有效地抑制了空翻现象。SC1RQQ小圆圈表示低电平有效S、R两输入端无小圆圈说明高电平有效10.1.3JK触发器边沿触发的主从型JK触发器是目前功能最完善、使用较灵活和通用性较强的一种触发器。1.电路组成KJCPQ1Q1&&门6门5&门7&门8RDSDRDSD&&门2门1&门3&门4QQ1

图示为主从型JK触发器逻辑电路结构图。其中门1~门4构成从触发器，输入通过一个非门和CP控制端相连。

门5~门8构成主触发器，从触发器直接与CP控制端相连。从触发器主触发器

从触发器Q端与门7的一个输入相连，Q端和门8的一个输入端相连，构成两条反馈线。2.

JK触发器的工作原理KJCPQ1Q1&&门6门5&门7&门8RDSDRDSD&&门2门1&门3&门4QQ1CP=1期间：11111110100010

从触发器因CP=0被封锁，输出状态保持不变。

主触发器由于CP=1被触发，其输出次态Q1n+1随着JK输入端的变化而改变。

设输出现态Q=1、J=1，K=0门8有0出10门6有0出111门5全1出00

主触发器把CP=1时的状态记忆下来，在CP下降沿到来时作为输入状态送入从触发器中。12.

JK触发器的工作原理KJCPQ1Q1&&门6门5&门7&门8RDSDRDSD&&门2门1&门3&门4QQ1CP下降沿到来时：1111111010010

主触发器因CP=0被封锁，输出状态保持不变。

从触发器由于CP=1被触发，其输出次态Qn+1随着输入端的变化而改变。门2有0出1门1全1出01门3有0出10

显然JK触发器在CP下跳沿到来时输出状态发生改变，且此状态一直保持到下一个时钟脉冲下跳沿的到来。21001为什么在CP=0期间输出状态不变？3.

JK触发器的功能

边沿触发的主从型JK触发器能有效地抑制“空翻”现象。在时钟脉冲CP下降沿到来时，其输出、输入端子之间的对应关系为：①J＝0，K＝0时，触发器无论现态如何，次态Qn+1＝Qn，保持功能；②当J＝1，K＝0时，无论触发器现态如何，次态Qn+1＝1，置1功能；③当J＝0，K＝1时，无论触发器现态如何，次态Qn+1＝0；置0功能；④当J＝1，K＝1时，无论触发器现态如何，次态Qn+1＝Qn，翻转功能。结论：JK不同时，输出次态总是随着J的变化而变化；JK均为0时，输出保持不变；JK均为1时，输出发生翻转。

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74LS112

1

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5

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VCC

D1RD2R2CP

2K

2JD2S

2Q

1CP

1K

1JD1S

1Q

1Q

Q2

GND

·

实际应用中大多采用集成JK触发器。常用的集成芯片型号有下降沿触发的双JK触发器74LS112、上升沿触发的双JK触发器CC4027和共用置1、清0端的74LS276四JK触发器等。74LS112双JK触发器每片芯片包含两个具有复位、置位端的下降沿触发的JK触发器，通常用于缓冲触发器、计数器和移位寄存器电路中。

下图所示为其管脚排列图：3.常用集成JK触发器

芯片型号中含有74表示TTL集成芯片；含有CC或CD表示CMOS集成芯片。JK触发器逻辑功能的描述①特征方程11，10②状态图01触发器的“0”态触发器的“1”态01，1100010010SRC11K1JRDSDCPKJQQJK触发器逻辑图符号此符号表示边沿触发加圈表示下降沿触发③JK触发器功能真值表CPJKQnQn+1功能↓0000保持↓0011保持↓0100置“0”↓0110置“0”↓001置“1”↓1011置“1”↓101翻转↓1110翻转置1置0翻转保持④JK触发器时序波形图

归纳JK触发器的特点：①边沿触发，即CP边沿到来时触发。②具有置0、置1、保持、翻转四种功能，能够有效地抑制空翻现象。③使用方便灵活，抗干扰能力极强，工作速度很高。10.1.4

D触发器

维持阻塞型D触发器的逻辑电路图如下所示：DCP&门6&门5RDSD&&门2门1&门3&门4QQ

图中门1~门4构成钟控RS触发器，门5和门6构成输入信号的导引门，D是输入信号端。直接置0和置1端正常工作时保持高电平。反馈线反馈线

维持阻塞D触发器利用电路内部反馈来实现边沿触发。011

当CP=0时，门3和门4的输出为1，使钟控RS触发器的状态维持不变。此时，门6的输出等于D，门5的输出等于D。DDDCP&门6&门5RDSD&&门2门1&门3&门4QQ0维持—阻塞D触发器的工作原理

当CP上升沿到来时刻，门5、门6的输出进入门3和门4…

显然，维持阻塞D触发器的输出随着输入D的变化而变化，且在时钟脉冲上升沿到来时触发。111DD1DD当D=1时,全1出0；当D=0时，有0出1。D当D=1时,全1出0；当D=0时，有0出1。

由维持阻塞D触发器的逻辑电路可知，触发器的状态在CP上升沿到来时可以维持原来输入信号D的作用结果，而输入信号的变化在此时被有效地阻塞掉了。D触发器逻辑功能的描述①特征方程D=1②状态图01触发器的“0”态触发器的“1”态D=0D=0D=1SRC1DRDSDCPDQQD触发器逻辑图符号不加圈表示上升沿触发

维持阻塞型D触发器具有置“1”和置“0”功能，且输出随输入的变化只在时钟脉冲上升沿到来时触发。常用的集成D触发器有双D触发器74LS74、四D触发器74LS75和六D触发器74LS176等。下图所示为74LS74的管脚排列图：CPDQn+1功能↑00置0↑11置1D触发器的功能真值表

归纳D触发器的特点：①CP上升沿到来时触发，可有效地抑制空翻。②具有置0、置1两种功能，且输出跟随输入的变化。③使用方便灵活，抗干扰能力极强，工作速度很高。10.1.5

T触发器和T′触发器

把JK触发器的两输入端子J和K连在一起作为一个输入端子T时，即可构成一个T触发器。当T=1时，即J=K=1，触发器具有翻转功能；当T=0，即J=K=0，触发器具有保持功能。显然T触发器只具有保持和翻转两种功能。1.

T触发器

让T触发器恒输入“1”时，只具有了一种功能——翻转，此时T触发器就变成了T'触发器。2.

T'触发器归纳：触发器是时序逻辑电路的基本单元。常用的有RS、JK和D触发器等。同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，也可以构成具有不同功能的各种类型触发器。实践1：JK触发器的功能测试1.目的：验证JK触发器的置0、置1、保持、翻转功能。3.实验步骤：①接线：RD非接高电平，J、K接逻辑开关，CP接1kHz信号发生器，Q端接LED；②测试功能：J=0、K=0：观察LED是否保持原态；J=1、K=0：观察CP下降沿时LED是否亮；J=0、K=1：观察CP下降沿时LED是否灭；J=1、K=1：观察CP下降沿时LED是否翻转。4.注意事项：RD非为低电平时强制置0，测试时需保持高电平。2.器材：74LS112、面包板、5V电源、逻辑电平开关3个、LED（带限流电阻）、CP信号发生器。5.观察要点：输出变化仅发生在CP下降沿，符合“边沿触发”

特性。知识总结1.触发器是时序电路的核心，边沿触发可避免空翻；2.JK触发器功能最灵活，D触发器最易操作，T/T'触发器适用于分频；3.集成触发器需关注触发沿与控制端（置0/置1端）的有效电平。［案例］实际使用的集成JK触发器包括TTL型的74LS107、74LS112等，CMOS型的CD4027（双JK上升沿触发）等。把集成JK触发器的J、K两输入端连接在一起构成T触发器进行测试，恒输入“1”时又可构成T‘触发器，分别测试并观察其输出，将输出情况记录在表10.7中。（参看教材上表10.7）工程实例［案例分析］通过测试表明，如果把一个集成JK触发器的输入控制端J和K连接在一起作为一个输入端T，就构成一个T触发器：当T输入低电平“0”时，相当于J=K=0，触发器具有保持功能；当T输入高电平“1”时，相当于J=K=1，触发器具有翻转功能。如果让集成JK触发器的J和K两个输入端连在一起，且恒输入“1”时，就构成一个T‘触发器。T

触发器在每来一个时钟脉冲时电路状态都会随之翻转一次，相当于J=K=1。写出D触发器的状态方程式、真值表和状态图。

你会做吗？何谓触发器的“空翻”现象？造成“空翻”的原因是什么？“空翻”和“不定”状态有何区别？如何有效解决“空翻”问题？

写出JK触发器的状态方程式、真值表和状态图。

根据逻辑符号怎样判别触发器的触发方式。

检验学习效果

试述各类触发器具有的逻辑功能。

10.2

认识计数器提出问题同步与异步计数器的区别是什么？如何用集成计数器构成任意进制计数器？十进制计数器如何跳过无效态？计数器的“模”指什么？核心提示：同步计数器CP共用速度快，异步计数器靠低位输出触发高位结构简单；集成计数器用“反馈清零”或“反馈预置”扩展进制，模=计数循环的状态数。知识准备

计数器是一种累计输入脉冲数目的逻辑部件。计数器中的“数”是用触发器的状态组合表示的。在计数脉冲作用下，使一组触发器的状态逐个转换成不同的状态组合，以此表示数的增加或减少，从而达到计数目的。

计数器是一种特殊的电路，在数字系统中有着广泛的应用，包括测量、控制、计时、定位、序列生成、频率分频和状态机等，是数字电路设计中常用的重要元件之一。

计数器的种类很多。按其工作方式可分为同步计数器和异步计数器；按其进位制可分为二进制计数器、十进制计数器和任意进制计数器；按其功能又可分为加法计数器、减法计数器和加/减可逆计数器等。

计数器是时序逻辑电路的具体应用，用来累计并寄存输入脉冲个数，计数器的基本组成单元是各类触发器。

计数器中的“数”是用触发器的状态组合来表示的，在计数脉冲作用下使一组触发器的状态逐个转换成不同的状态组合来表示数的增加或减少，即可达到计数的目的。计数器在运行时，所经历的状态是周期性的，总是在有限个状态中循环，通常将一次循环所包含的状态总数称为计数器的“模”。

当时序逻辑电路的触发器位数为n，电路状态按二进制数的自然态序循环，经历2n个独立状态时，称此电路为二进制计数器。10.2.1二进制计数器CPQ0JKQQF1CQ2JKQQF0CRDJKQQF2C结构原理：三个JK触发器可构成一个“模8”二进制计数器。触发器F0用时钟脉冲CP触发，F1用Q0触发，F2用Q1触发；三位JK触发器均接成T′触发器—让输入端恒为高电平1；计数器计数状态下清零端应悬空为“1”。Q1“1”

图示模8计数器是由3个T′触发器构成的。下面我们对此计数器所构成的时序逻辑电路进行分析。CPQ0JKQQF1CQ2JKQQF0CRDJKQQF2CQ1“1”分析电路类型：1

时序逻辑电路中如果除CP时钟脉冲外，无其它输入信号，就属于莫尔型，若有其它输入信号时为米莱型；各位触发器的时钟脉冲共用同一个CP脉冲时称同步时序逻辑电路，若不是用同一个CP作为脉冲触发则称为异步时序逻辑电路。显然，此计数器电路是莫尔型异步时序逻辑电路。CPQ0JKQQF1CQ2JKQQF0CRDJKQQF2CQ1“1”写出电路相应方程式：2

对上述莫尔型电路只需写出时钟方程、驱动方程和次态方程。（1）驱动方程：（2）次态方程：（3）时钟方程：CPQ0JKQQF1CQ2JKQQF0CRDJKQQF2CQ1“1”3把驱动方程代入次态方程可得

计数器计数前都要清零，让三位触发器均处于“0”态时开始计数。由所得次态方程可知，各位触发器每来一次计数脉冲状态都要翻转一次，其工作情况可用时序波形图来描述：CPQ0Q1Q2实现了二分频实现了四分频实现了八分频000001010011100101110111000001计数情况显然是从三位二进制数000计至111，共计8次完成一个循环，因此称为“模8”计数器。

无论是时序波形图还是状态转换真值表，都反映了该计数器是从状态000开始计数，每来一个计数脉冲，二进制数值便加1，输入第8个计数脉冲时计满归零。作为整体，该电路可称为模8加计数器、或八进制加计数器。作状态转换真值表

异步计数器总是用低位输出推动相邻高位触发器，因此3个触发器的状态只能依次翻转，不能同步。异步计数器结构简单，但计数速度较慢。4作状态转换图5111110101100000001010011表示各位触发器输出数字的排序各位触发器输出二进制数的顺序称为有效循环体从状态转换图中又可直观地看到计数器计数的顺序及“模”数。由于该计数器循环体中的8个二进制数就是三位触发器输出组合的全部，因此在计数开始前不清零就工作时，也可以由任何一个状态进入有效循环体。我们把这种能够在启动后自动进入有效循环体的能力称为自启动能力。如果计数器启动后状态不能自行够进入有效循环体，则称为不具有自启动能力。时序逻辑电路的分析步骤

从上述例子可以归纳出时序逻辑电路的一般分析步骤：①确定时序逻辑电路的类型。根据电路中各位触发器是否采用同一个时钟脉冲CP进行触发，可判断电路是同步时序逻辑电路还是异步时序逻辑电路；根据时序逻辑电路除CP端子外是否还有输入信号判断电路是米莱型还是莫尔型。②写出已知时序逻辑电路的各相应方程。包括驱动方程、次态方程、输出方程（莫尔型电路不包含输出方程）。当所分析电路属于异步时序逻辑电路时，还需写出各位触发器的时钟方程。③绘制状态转换真值表或状态转换图。依据是第2步所写出的各种方程。④指出时序逻辑电路的功能。主要根据状态转换真值表或状态转换图的结果。

分析：图中各位触发器均为上升沿触发的D触发器。由于各位D触发器的输入D端与它们各自输出的非联在一起，所以，F0在每一个时钟脉冲上升沿到来时翻转一次。F1在Q0由1变0时翻转，F2在Q1由1变0时翻转，F3在Q2由1变0时翻转。用D触发器构成的异步四位二进制加计数器0001001000110100010101100111100010011010101111001101111011110000举例三个JK触发器都接成T触发器，连接同一个CP，且前一级输出作为后一级输入，试分析电路功能。分析

各位触发器共用一个CP，因此是同步时序逻辑电路；该电路除CP端子没有其他端子，因此是莫尔型时序电路，结论：同步的莫尔型时序逻辑电路。判断该时序逻辑电路的类型1写出电路的驱动方程和次态方程2驱动方程：驱动方程代入各位触发器特征方程可得次态方程为：根据次态方程填写状态转换真值表3CPQ2Q1Q0Q2n+1Q1n+1Q0n+11↓0000012↓0010103↓0100114↓0111005↓1001016↓1011107↓1101118↓111000根据状态转换真值表画出状态转换图111110101100000001010011

由状态转换真值表可判断出该电路是一个同步模8的二进制加计数器。指出电路功能4

日常生活中人们习惯于十进制的计数规则，当利用计数器进行十进制计数时，就必须构成满足十进制计数规则的电路。十进制计数器是在二进制计数器的基础上得到的，因此也称为二—十进制计数器。10.2.2十进制计数器

用四位二进制代码可以表示一位十进制数，如最常用的8421BCD码。8421BCD码对应十进制数时只能从0000取到1001来表示十进制的0~9十个数码，而后面的1010~1111六个8421BCD代码则在对应的十进制数中不存在，称它们为无效码。因此，采用8421BCD码计数时，计至第十个时钟脉冲时，十进制计数器的输出应从“1001”跳变到“0000”，完成一次十进制数的有效码循环。我们以十进制同步加计数器为例，介绍这类逻辑电路的工作原理。

图示同步十进制计数器由四位JK触发器及四个与门所构成。首先由电路结构写出各位触发器的驱动方程和次态方程如下：驱动方程次态方程由次态方程可写出同步十进制计数器的状态转换真值表：CPQ3Q3Q1Q0Q3n+1Q2n+1Q1n+1Q0n+11↓000000012↓000100103↓001000114↓001101005↓010001016↓010101107↓011001118↓011111009↓1000100110↓1001回零进位无效码101010111011010011001101110101001110111111110100由状态转换真值表可画出该计数器的状态转换图如下：1010101111011100000000010010001101001111100110000111011001011110Q3Q2Q1Q0有效循环体无效码无效码无效码

观察状态转换图可知，该计数器如果在计数开始时处在无效码状态，可自行进入有效循环体，具有自启动能力。

所谓自启动能力：指时序逻辑电路中某计数器中的无效状态码，若在开机时出现，不用人工或其它设备的干预，计数器能够很快自行进入有效循环体，使无效状态码不再出现的能力。

计数器在控制、分频、测量等电路中应用非常广泛，所以具有计数功能的集成电路种类较多。常用的集成芯片有74LS161、74LS90、74LS197、74LS160、74LS92等。我们将以74LS161、74LS90为例，介绍集成计数器芯片电路的功能及正确的使用方法。10.2.3集成制计数器及其应用

集成计数器74LS90的管脚1和14是五进制计数器的时钟脉冲输入端；管脚2和3是直接清零端；管脚6和7是直接置1端；管脚4和13是空脚；管脚5是电源端；管脚10是“地”端；管脚12是二进制输出端；管脚8、9、11是由低位到高位排列的五进制计数器的输出端。74LS90共有14个管脚。

集成计数器74LS90构成2-5-10进制计数器的方法如下：②1脚CPB作为时钟脉冲输入端，QD、QC、QB作为输出端，有效状态为000、001、010、011、100，可构成一个五进制计数器。

CP

74LS90S91S92QCCPACPBR01R02UCC＋5VQBQDQA空GND空③构成十进制计数器的方法有两种：14脚作为CP输入端时，输出端由高到低的排列顺序为QD~QA，构成一个8421BCD码二—十进制计数器；1脚作为CP输入端，输出为QA~QD时可构成一个5421BCD码二—十进制计数器。如下图所示：

CP

74LS90S91S92QCCPACPBR01R02UCC＋5VQBQDQA空GND空①14脚CPA作为时钟脉冲输入端，12脚QA作为输出端，可构成一个一位二进制计数器。60进制计数器

集成计数器74LS90的功能扩展：10~99任意计数64进制计数器

利用两片74LS90构成个位片和十位片，采用预置数法和(上图示)反馈复位法(下图示)可构成10~99任意进制计数器。74LS90集成电路芯片的功能真值表输入输出RO1

RO2

S91

S92

CPA

CPBQD

QC

QB

QA110×××000011×0××0000××11××1001×0×0↓

0二进制计数×00×0

↓五进制计数0××0↓Q08421BCD码十进制计数0×0×Q1↓5421BCD码十进制计数74LS161是16脚的集成二进制同步计数器，具有以下功能：2.同步并行预置数；3.计数；4.保持；1.异步清零；其中CO为进位输出端。74161的功能表01111Cr清零×0111LD预置××××0××011PT使能×↑××↑CP时钟××××d3d2d1d0××××××××××××D

C

B

A预置数据输入0000d3d2d1d0保持保持计数QDQCQBQA输出工作模式异步清零同步置数数据保持数据保持加法计数41235671516CPABCGNDQDQCQBUcc74LS161891011121413CrDDLPTQACO·74LS161利用清零端或置数端可构成N进制计数器。下图所示为用一片74LS161构成12进制计数器的两种方法：将状态1100反馈到清零端异步归零将状态1011预置到清零端同步归零

上述两种方法的比较：

异步归零构成十二进制计数器，从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，因此这种归零方法存在一个极短暂的过渡状态1100。

同步归零构成的十二进制计数器，从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路立即归零。显然，这种归零方法不存在过渡状态1100。用74LS161构成256进制进制计数器

低位片由于CTT、CTP、清零端和置数端均为1而在CP脉冲到来时开始计数，计数到1111时，由CO端输出一个高电平，使高位片的CTT、CTP同时为1，这时高位片计数一次。之后低位片归零，重新从0000开始计数，而进位端CO不再有进位致使高位片的CTT、CTP为零，高位片不会计数，直到低位片又计满进位时才会重新推动高位片再计数一次，依此类推，直至计数至256，两片计数器同时归零，开始第二个循环计数。16×16=256用74LS161构成60进制计数器

低位片计数至1111时推动高位片计数一次，当CP脉冲计数至第60次时，高位片计数至0011为3×16=48、低位片计数至1100等于12，高位片和低位片数据输出端的四个1送入与非门，与非门“全1出0”，给两芯片的清零端同时送入一个低电平，使两片计数器同时清零，重新开始第二个循环计数。用74LS161构成8421码60进制计数器

个位片计数至1010时异步归零，从0开始第二个循环计数，第二个循环计数开始时个位片的清零端由于“有0出1”而对十位片的CP端产生一个上升沿，因此推动十位片计数一次；当个位片计数至第20次、30次、40次、50次时，均会推动十位片计数一次，当第60个时钟脉冲到来时，个位片计至1010，十位片计至0110，它们将同时清零，重新第二个循环计数。用74LS161构成8421码24进制计数器

个位片计数至1010时异步归零，从0开始第二个循环计数，第二个循环计数开始时个位片的清零端由于“有0出1”而对十位片的CP端产生一个上升沿，因此推动十位片计数一次；当个位片计数至第20次时，又会推动十位片计数一次，当第24个时钟脉冲CP到来时，个位片计至0100，十位片计至0010，这两个1同时送入与非门，使两片同时清零，重新第二个循环计数。实践2：74LS161构成12进制计数器1.目的：用74LS161实现十二进制计数，验证扩展功能。3.实验步骤：①接线：74LS161的CR非接与非门输出，Q₃、Q₁、Q₀接与非门输入：目标值1011，CP接1kHz信号，Q₃~Q₀接LED；②通电：LD非预置端接高电平，CR非初始高电平，观察LED状态；③计数：CP触发下，LED从0000开始计数，到1011时是否立即清零（回到0000）。4.注意事项：与非门输入需接Q₃、Q₁、Q₀1011的高电平位。2.器材：74LS161、面包板、5V电源、与非门74LS00、LED4个，接Q₃~Q₀，CP信号发生器。5.观察要点：LED循环范围0000~1011共12个状态，符合十二进制。知识总结1.同步计数器比异步计数器速度快，集成芯片扩展进制核心是“反馈控制”；2.十进制计数器需跳过无效态，确保自启动；3.工程中优先用集成计数器，减少自行设计的复杂度。［案例］扩展使用集成计数器芯片。（参看教材图10-28）工程实例［案例分析］

当两个74LS161芯片构成8位同步二进制计数器时，可将低位芯片的两个使能端P和T连在一起恒接“1”，CO端直接与高位芯片的使能端P相连；高位芯片的使能端T恒接高电平“1”；两芯片的清零端

和预置数端

分别连在一起接高电平“1”，CP端连在一起与时钟输入信号相连，从而构成同步二进制计数器。

如果用反馈清零法或反馈预置数法将74LS161芯片构成任意进制的计数器，其方法和用74LS90所采用的方法类似。

何谓计数器的“自启动”能力？

你会做吗？

如何区分同步时序逻辑电路和异步时序逻辑电路？你能判断和区分米莱型电路和莫尔型电路吗？

试用74LS90集成计数器构成一个十二进制计数器，要求用反馈预置数法实现。

试述时序逻辑电路的分析步骤。你掌握了根据次态方程写功能真值表的方法吗？检验学习效果试用74LS161集成计数器构成一个六十进制计数器，要求用反馈清零法实现。

10.3

认识寄存器提出问题数码寄存器与移位寄存器的区别是什么？74LS194双向移位寄存器如何实现左移、右移与并行输入？移位寄存器如何构成环形计数器？串行与并行输入/输出的应用场景是什么？核心提示：数码寄存器仅并行存/取数据，移位寄存器可串行/并行操作；74LS194靠S₁、S₀控制工作模式：左移/右移/并行输入，环形计数器由移位寄存器首尾相连构成。知识准备

寄存器是可用来存放数码、运算结果或指令的电路。寄存器是计算机的重要部件，通常由具有存储功能的多位触发器组合起来构成。一位触发器可以存储一个二进制代码，存放n个二进制代码的寄存器，需用n位触发器来构成。数码寄存器

按照功能的不同，寄存器可分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送人数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次右移或左移，数据既可以并行输人、并行输出，也可以串行输人、串行输出，还可以并行输人、串行输出，串行输人、并行输出，使用十分灵活，用途也很广。

数字电路中用来存放二进制数代码的电路称为寄存器。

寄存器是计算机的重要部件，通常由具有存储功能的多位触发器组合起来构成。单独一位触发器可存储1个二进制代码，存放n个二进制代码的寄存器，需用n位触发器来构成。

按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可并行输入、串行输出，串行输入、并行输出，应用十分灵活，用途也很广。异步复位端为低电平时，寄存器清零。D触发器构成的四位寄存器D2

1D

Q3D3

1D

1D

D1

1D

D0CPQ2Q1Q0R00000异步复位端为高电平时：无CP脉冲到来寄存器保持原态，CP上升沿到来后存入数码。110111101

即：无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D3~D0将立即被送入进寄存器中，有：输出不变10.3.1数码寄存器并行输出端10.3.2

移位寄存器

在存数操作之前，先将各个触发器清零。当出现第1个移位脉冲CP时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最低位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次低位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。

Dr

1D

C

1D

C

1D

C

1D

C

FF0FF1FF2FF3

Q

Q

Q

Q

D0CPQ0Q1Q2Q3串行输入端串行输出端移位脉冲

Dr

1D

C

1D

C

1D

C

1D

C

FF0FF1FF2FF3

D0CPQ0Q1Q2Q3QCrQCrQCrQCr双向移位寄存器右移移位工作过程演示右移输入端右移输出端0000101000110011101111双向移位寄存器右移移位状态转换真值表

D0

1D

C

1D

C

1D

C

1D

C

FF0FF1FF2FF3

DiCPQ0Q1Q2Q3QCrQCrQCrQCr双向移位寄存器左移移位工作过程演示左移输出端左移输入端0000101000110011101111双向移位寄存器左移移位状态转换真值表

常用的寄存器芯片有四位双稳锁存器74LS77、CC4042和CC40194；八位双稳锁存器74LS100；六位寄存器74LS174等。其中锁存器属于电平触发，在送数状态下，输入端送入的数据电位不能变化，否则将发生“空翻”。下图所示是四位双向移位寄存器CC40194的管脚引线排列图：41235671516DSRD0D1D2VSSCPQ3Q2VDDCC40194891011121413D3S0DSLS1Q1Q0Cr·移位寄存器不仅具有普通寄存器存储二进制代码的功能，还可以实现数据的串行与并行之间的相互转换，为数据处理提供一个合适的传输方式CC40194双向移位寄存器内部有四个双稳触发器，共用一个时钟脉冲输入端CP，上升沿触发。CC40194（或74LS194）是典型的双向移位寄存器芯片。逻辑电路通常由4位上升沿（或下降沿）触发的触发器和4选1数据选择器的输入控制电路组成。移位寄存器的工作性能41235671516DRABCGNDCPQDQCUCC74LS194891011121413DS0DLS1QBQACr·来一个低脉冲，无论电路状态如何，输出均刷新为0，异步清零功能时钟脉冲无上升沿到来时，移位寄存器输出状态不变。静态保持功能00S1S0=00时，在CP作用下，各触发器次态等于原态。动态保持功能11S1S0=11时，在CP作用下，并行输入数据端ABCD被送入寄存器，输出次态等于输入ABCD并行输入功能

S1S0=01时，在移位脉冲上升沿作用下，电路完成右移移位过程。右移移位功能S1S0=10时，在移位脉冲上升沿作用下，电路完成左移移位过程。左移移位功能

可见，74LS194芯片功能有异步清零、静态保持、动态保持、并行输入、左移移位和右移移位六项功能。Q0Q1Q2Q30010000110.3.3移位寄存器的应用1.构成环形计数器移位寄存器的D0和Q3相连可构成工作时序为1的环形计数器1DFF01DFF11DFF21DFF3D0CPD2D1D3Q0Q1Q2Q3特点：N位移位寄存器可以计n个数，实现模n计数器。状态为1的输出端的序号等于计数脉冲的个数，移位寄存器构成环形计数器时通常不需要译码电路。010010001DFF01DFF11DFF21DFF3D0CPD2D1D3Q0Q1Q2Q341235671516DRABCGNDCPQDUCC74LS194891011121413DS0D