2025年(微电子科学与工程)集成电路原理试题及答案

2025年(微电子科学与工程)集成电路原理试题及答案一、单选题（每题2分，共20分）1.在0.18μmCMOS工艺中，若栅氧厚度tox=4nm，衬底掺杂NA=3×10¹⁷cm⁻³，则理想阈值电压VTH0最接近A.0.35V B.0.48V C.0.62V D.0.75V答案：B解析：VTH0=ΦMS−2ϕF−Qox/Cox+√(4εsqNAϕF)/Cox，代入ΦMS=−0.95V，ϕF=0.42V，Cox=8.6×10⁻⁷F/cm²，得0.48V。2.某差分放大器采用有源电流镜负载，若输入差模电压Vid=1mV，跨导gm=2mS，电流镜输出阻抗ro=50kΩ，则低频差模增益Ad约为A.46dB B.52dB C.58dB D.64dB答案：C解析：Ad=gm(ro∥ro)=2mS×25kΩ=50V/V→20log50≈34dB，再叠加电流镜本征增益26dB，共58dB。3.在65nm节点，采用应力记忆技术（SMT）主要目的是提高A.空穴迁移率 B.电子迁移率 C.栅氧可靠性 D.亚阈值斜率答案：B解析：SMT通过产生张应力提升nMOS电子迁移率，典型提升15%。4.某SRAM单元在0.5V、25℃下读静态噪声容限（RSNM）为82mV，若温度升高至85℃，RSNM将A.增加12mV B.减少9mV C.减少22mV D.基本不变答案：B解析：高温下载流子迁移率下降，下拉管强度减弱，RSNM退化约9mV。5.对于10bit100MS/sSARADC，采用单调电容切换算法，其能效优值（FoM）最接近A.5fJ/convstep B.25fJ/convstep C.55fJ/convstep D.125fJ/convstep答案：B解析：65nmCMOS实测25fJ/convstep，与理论热噪声极限20fJ接近。6.在FinFET结构中，若fin高度Hfin=25nm，宽度Wfin=8nm，等效氧化层厚度EOT=1.1nm，则每μm沟宽有效驱动电流Ion提升比例相对于平面CMOS约为A.1.15× B.1.35× C.1.65× D.2.05×答案：C解析：三栅控制使Ion提升约65%，与实验数据吻合。7.某PLL环路带宽设定为1MHz，参考杂散出现在1.2MHz，其最可能来源为A.电荷泵上升/下降电流失配 B.VCO增益过高 C.环路滤波器电阻热噪声 D.分频器延迟答案：A解析：电流失配导致电荷泵输出脉冲，在参考周期边缘引入杂散。8.采用TSV的3DIC中，若TSV直径5μm，长度50μm，SiO₂衬里厚度0.2μm，则TSV寄生电容约为A.25fF B.55fF C.85fF D.125fF答案：C解析：C=2πε₀εrL/ln(r₂/r₁)，εr=3.9，得85fF。9.在28nmHPM工艺下，实现1.8V容限I/O需采用的漏极扩展技术为A.LDD+浅沟隔离 B.DDC（DeepDrainCoupling） C.ExtendedDrainnMOS D.SiGe源/漏答案：C解析：ExtendedDrain通过轻掺杂漂移区承受高压。10.若某65nm芯片金属层Al厚度0.8μm，宽度0.14μm，通1mA直流电流，电迁移中位寿命（MTF）相对于0.9mA的变化比例为A.1.2× B.1.5× C.1.8× D.2.2×答案：B解析：Black方程MTF∝J⁻²，电流增加11%，寿命下降1.5×。二、多选题（每题3分，共15分，多选少选均不得分）11.下列技术可有效抑制窄沟道效应（NWE）的有A.沟道掺杂晕环（Halo） B.浅源/漏结 C.高k金属栅 D.应力记忆答案：A、B解析：Halo抑制短沟道，浅结降低横向电场，高k与应力对NWE无直接作用。12.关于DDR5DIMM的决策反馈均衡（DFE），正确的是A.采用4tapFIR+1tapDFE架构 B.可消除ISI后标分量 C.需ADC量化输入 D.训练过程由CPU固件完成答案：B、C解析：DFE消除后标ISI，需前端ADC，训练由PHY逻辑完成。13.在FinFET中，导致亚阈值斜率退化的因素包括A.界面陷阱密度Dit升高 B.栅极边缘粗糙度 C.源/漏串联电阻 D.温度升高答案：A、B、D解析：Dit与粗糙度增加界面散射，温度升高kT/q增大，串联电阻不影响SS。14.下列属于片上LDO稳定性补偿手段的有A.负载电流自适应零点 B.极点追踪缓冲器 C.嵌套米勒补偿 D.滑模控制答案：A、B、C解析：滑模为控制策略，非频率补偿。15.关于3DNAND中“垂直栅”结构，正确的是A.采用ONO栅介电层 B.沟道为多晶硅薄膜 C.需高功函数金属栅 D.编程采用FN隧穿答案：A、B、D解析：垂直栅用ONO+polySi，编程FN隧穿，无需高功函数。三、判断题（每题1分，共10分，正确打“√”，错误打“×”）16.在SOI工艺中，自加热效应会导致nMOS与pMOS阈值电压反向漂移。答案：√解析：自加热使晶格温度升高，nMOSVTH下降，pMOSVTH上升。17.对于相同面积的MOM电容，叉指结构比平板结构电容密度低。答案：×解析：叉指利用边缘场，密度提高15%。18.采用铜互连后，电迁移主要发生在通孔界面而非金属线体。答案：√解析：Cu/SiN界面扩散激活能低。19.在65nm以下，STI应力对pMOS驱动电流起负面作用。答案：√解析：STI压应力降低空穴迁移率。20.数字标准单元库中，建立时间（setup）与保持时间（hold）随温度升高均变差。答案：×解析：高温hold通常改善，因延迟增加。21.对于相同增益，共源共栅（cascode）结构比共源极噪声系数高。答案：×解析：cascode降低密勒效应，噪声略优。22.在PLL中，增大环路滤波器电阻可降低参考杂散。答案：×解析：电阻增加引入热噪声，杂散恶化。23.FinFET的亚阈值斜率可低于60mV/dec。答案：×解析：室温极限60mV/dec，负电容可突破，非FinFET本身。24.3DIC中，TSV引入的应力可导致载流子迁移率变化。答案：√解析：Cu与Si热膨胀差异引入应力。25.采用高k栅介电可抑制栅极漏电流但增加栅电容。答案：×解析：EOT减小，有效栅电容下降。四、填空题（每空2分，共20分）26.在0.13μm工艺下，若栅氧厚度为2.2nm，介电常数取3.9，则单位面积栅氧电容Cox=________aF/μm²。答案：15.6解析：Cox=ε₀εr/tox=3.45fF/cm²→15.6aF/μm²。27.某差分对尾电流ISS=200μA，若输入跨导gm=1.8mS，则晶体管过驱动电压Vov=________mV。答案：111解析：gm=2ID/Vov→Vov=2×100μA/1.8mS。28.在65nm节点，电子表面迁移率μn≈________cm²/V·s（取整数）。答案：420解析：实验抽值420cm²/V·s。29.若SRAM单元静态电流Icell=25pA，1Mb阵列在0.6V下保持功耗为________μW。答案：15解析：P=0.6V×25pA×1M=15μW。30.对于10GHzLCVCO，若L=1nH，C=1pF，则理论振荡幅度需大于________mV以保证起振。答案：110解析：起振条件gmRp>1，Rp=QωL，取Q=10，得110mV。31.在28nmFDSOI中，背偏电压Vback=−3V可使nMOS阈值电压漂移________mV（体因子γ=80mV/V）。答案：240解析：ΔVTH=γ·Vback。32.若铜互连电阻率ρ=2.2μΩ·cm，线宽30nm，高宽比2:1，长度1mm，则电阻为________Ω。答案：366解析：R=ρL/A=2.2×10⁻⁶×0.1cm/(30nm×60nm)=366Ω。33.采用4相25%占空比时钟的开关电容DCDC，其理想转换效率η=________%。答案：100解析：无导通损耗，理想100%。34.在DDR4中，若数据率3200MT/s，则UI=________ps。答案：312.5解析：UI=1/3.2GHz。35.若某ADC热噪声限制SNDR=62dB，则其有效位数ENOB=________bit。答案：10解析：ENOB=(SNDR−1.76)/6.02≈10。五、简答题（每题8分，共24分）36.阐述FinFET中“宽度量化”对模拟电路设计的影响，并给出两种克服方法。答案：宽度量化指Ion仅与fin数目成正比，无法连续调节，导致gm、噪声、功耗离散化。方法1：采用并联单元+开关选择，实现伪连续调节；方法2：利用背栅偏置微调VTH，补偿电流阶跃。解析：量化引入失配，需数字校准或拓扑创新。37.画出典型LDO环路增益波特图，并标出增益裕度与相位裕度测试点。答案：图略（文本描述）：低频增益60dB，主极点1kHz，负载极点100kHz，ESR零点50kHz，单位增益10MHz。增益裕度−12dB（@相位0°），相位裕度55°（@增益0dB）。解析：需保证PM>45°避免振荡。38.解释“电荷共享”在动态比较器中的危害，并提出一种全差分抑制方案。答案：电荷共享使输入节点电压跳变，导致比较器误翻转。方案：采用交叉耦合NMOS预充电隔离，比较前断开输入与共模节点，实现差分电荷抵消。解析：隔离管由时钟控制，消除共模扰动。六、计算题（共41分）39.（12分）在0.18μmCMOS中，设计一个共源放大器，要求低频增益Av=40dB，3dB带宽fh≥100MHz，负载CL=1pF。已知：VDD=1.8V，μnCox=270μA/V²，λ=0.08V⁻¹。求最小功耗及W/L。答案：设单级增益Av=100，则ro=Av/gm，fh=1/(2πroCL)→ro≤1.59kΩ，gm≥62.9mS。由ro=1/(λID)→ID≥7.9mA。取L=0.4μm，gm=μnCox(W/L)Vov，设Vov=0.2V，得W/L=7875，W=3.15mm。功耗P=14.2mW。解析：大电流驱动，需折叠共源或电感峰化优化。40.（14分）某SARADC采用分段电容阵列，高6位主DAC与低4位子DAC，单位电容Cu=20fF，参考Vref=1V。(1)计算总电容；(2)若比较器噪声σn=120μV，求10bit量化噪声限制的SNR；(3)若采样频率fs=50MS/s，求输入带宽限制热噪声等于量化噪声时的最大输入电阻Rin。答案：(1)Ctotal=(2⁶−1+2⁴)Cu=630×20fF=12.6pF。(2)SNRq=6.02×10+1.76=61.96dB。(3)kT/C=σn²→C=kT/σn²=2.88×10⁻¹⁵F，Rin=1/(2πfC)=1.1kΩ。解析：分段降低电容，噪声需匹配。41.（15分）3DIC中，TSV直径10μm，高度100μm，Cu电阻率2.2μΩ·cm，寄生电容105fF。若通过1GHz数字信号，电压摆幅0.8V，求：(1)TSV电阻；(2)RC延迟；(3)动态功耗（活动率α=0.3）；(4)若采用差分信号，摆幅减半，重算功耗并比较。答案：(1)R=ρh/A=2.2×10⁻⁸×100×10⁻⁶/(π(5×10⁻⁶)²)=28mΩ。(2)τ=RC=28mΩ×105fF=2.94ps。(3)P=αCV²f=0.3×105fF×0.8²×1GHz=20.2μW。(4)差分摆幅0.4V，Pdiff=5.0μW，降低4×。解析：差分显著节能，TSV延迟可忽略。七、综合设计题（共30分）42.设计一款用于BLE2.4GHz接收机的低噪声放大器（LNA），指标：噪声系数NF<1.5dB，增益>18dB，输入回波损耗S11<−12dB，功耗<4mW，电源1.2V。要求：(1)给出拓扑选择与理由；(2)计算输入匹配网络元件值（片外电感Q=8，片内Q=15）；(3)估算增益与NF；(4)提出一种增益可控方案，步进6