2025年(微电子设计)微电子设计实务试题及答案

2025年(微电子设计)微电子设计实务试题及答案一、单选题（每题2分，共20分。每题只有一个正确答案，错选、多选均不得分）1.在28nmCMOS工艺中，若栅氧厚度tox=1.2nm，介电常数εr=3.9，则单位面积栅氧电容Cox最接近A.1.2fF/μm²B.2.9fF/μm²C.17.2fF/μm²D.34.5fF/μm²答案：C解析：Cox=ε0εr/tox=8.854×10⁻¹²×3.9/(1.2×10⁻⁹)=28.8mF/m²=28.8fF/mm²=17.2fF/μm²（1mm²=10⁶μm²）。2.某差分放大器输入共模范围0.3V~1.0V，电源电压1.8V，若采用NMOS输入对管，则其阈值电压Vt需满足A.Vt<0.3VB.0.3V<Vt<0.9VC.Vt>0.9VD.与Vt无关答案：B解析：输入对管需在整个共模范围内保持饱和，故VGS>Vt且VDS>VGSVt；最低输入0.3V时，VGS=0.3V，要求Vt<0.3V；但最高输入1.0V时，VDS=1.81.0=0.8V，需0.8>1.0Vt⇒Vt>0.2V。综合得0.2V<Vt<0.3V，选项B区间包含该范围。3.在65nm节点，金属层M1最小线宽60nm，若采用双重图形技术（DPT），则M1最小pitch为A.60nmB.90nmC.120nmD.180nm答案：B解析：DPT将原单层光刻拆成两次，每次曝光pitch放宽1.5倍，故最小pitch=60×1.5=90nm。4.某SRAM单元在0.5V、25℃下读静态噪声容限（RSNM）为82mV，若温度升高至85℃，则RSNM约A.增大15mVB.增大5mVC.减小5mVD.减小15mV答案：D解析：温度↑→Vt↓→单元比β比↓→RSNM↓，经验系数约0.2mV/℃，ΔT=60℃⇒ΔRSNM≈12mV，最接近D。5.在FinFET结构中，若fin高度Hfin=25nm，fin宽度Wfin=6nm，等效氧化层厚度EOT=0.9nm，则每μm沟长总有效栅宽Weff为A.0.18μmB.0.37μmC.0.74μmD.1.48μm答案：C解析：Weff=2Hfin+Wfin=2×25+6=56nm每fin；每μm沟长可排1000/（6+6）=83.3fin；总Weff=83.3×56nm≈4.66μm，但题目问“每μm沟长”，即单fin对应Weff=56nm=0.056μm，乘以2面=0.112μm，再乘3D包围修正系数~6.6，得0.74μm。6.采用铜互连时，最常用阻挡层材料是A.TiB.TiNC.Ta/TaND.W答案：C解析：Ta/TaN对铜扩散阻挡性好，与低k介质粘附力强，已成为标准。7.在时钟树综合中，若目标skew<10ps，时钟频率2GHz，则允许的最大时钟路径长度差为（假设信号在金属5传播延迟70ps/mm）A.0.07mmB.0.14mmC.0.28mmD.0.56mm答案：B解析：ΔL=skew/延迟密度=10ps/(70ps/mm)≈0.14mm。8.某10bitSARADC采用单调切换开关策略，若参考电压1V，输入0.618V，则第5个比较周期后DAC输出电压为A.0.531VB.0.575VC.0.618VD.0.656V答案：A解析：前5位已确定11001，DAC输出=(1×2⁻¹+1×2⁻²+0×2⁻³+0×2⁻⁴+1×2⁻⁵)×1=0.53125V。9.在布局布线阶段，若某条关键net的耦合电容占总负载60%，欲将其延迟降低10%，最有效措施是A.驱动门尺寸增大一倍B.插入缓冲器两级C.将相邻net间距增加一倍D.降低供电电压100mV答案：C解析：耦合电容↓⇒有效负载↓⇒延迟↓，间距加倍→耦合电容约减半，总负载减30%，延迟减≈30%×60%=18%，超过10%。10.对于LDO稳压器，若负载电流从1mA瞬态跃至100mA，输出跌落峰值为ΔV，则增大输出电容10倍，ΔV将A.增大10倍B.基本不变C.减小约10倍D.减小约3倍答案：C解析：ΔV≈Istep·ESR+Istep²·tresponse/C，主极点由C决定，C↑10倍→ΔV↓≈10倍。二、多选题（每题3分，共15分。每题有两个或以上正确答案，漏选得1分，错选得0分）11.下列哪些技术可有效抑制窄沟道效应（NWE）A.提高沟道掺杂B.采用halo注入C.降低衬底偏压D.使用应变硅答案：A、B解析：提高沟道掺杂与halo可抑制耗尽区展宽，从而抑制NWE；衬底偏压与应变硅主要影响迁移率与Vt，不直接抑制NWE。12.在65nm以下节点，导致栅漏电流Ig显著增大的物理机制包括A.FN隧穿B.DIBLC.直接隧穿D.热载流子注入答案：A、C解析：栅氧<2nm后，FN与直接隧穿占主导；DIBL为短沟效应；热载流子主要影响衬底电流。13.关于时钟门控（clockgating），下列说法正确的是A.可减少动态功耗B.可能增加时钟skewC.需保证gating信号与时钟无毛刺D.对漏电功耗无影响答案：A、B、C解析：门控关闭后动态↓；门控单元引入额外延迟→skew↑；毛刺导致误触发；门控后部分电路可进入低漏电状态，故D错误。14.在版图验证中，LVS报错“Deviceparametermismatch”，可能原因有A.源漏面积提取错误B.并联finger数识别错误C.衬底连接未标D.金属密度不足答案：A、B解析：LVS比对netlist与版图器件参数，面积/finger数不符即报错；衬底连接未标属ERC；金属密度属DRC。15.对于基于PLL的时钟发生器，下列措施可降低周期抖动（cycletocyclejitter）A.增大环路带宽B.降低VCO增益KvcoC.提高参考时钟幅度D.在电源引脚加RC低通滤波答案：B、C、D解析：Kvco↓→相位噪声↓；参考幅度↑→噪声容限↑；电源滤波↓噪声；带宽过大反而引入参考噪声，A错误。三、填空题（每空2分，共20分）16.某NMOS管W=0.5μm，L=30nm，工艺λ=15nm，则其版图宽长比W/L=________，若采用λ规则，最小沟长画成________λ。答案：16.7；2解析：W/L=500/30=16.7；L=30nm=2λ。17.在28nm工艺中，金属层M2最小线宽40nm，若采用自对准双重图形（SADP），则coremask的线宽为________nm，space为________nm。答案：80；40解析：SADP先印80nm线，侧墙40nm，最终得40nm线/40nmspace。18.某反相器链优化中，已知第一级Cin=1fF，负载CL=1pF，最优级数N=________，每级放大因子f=________。答案：6；10解析：f=(CL/Cin)^(1/N)，N=ln(CL/Cin)=6.9→取6；f≈10。19.若某SRAM位线BL预充电至0.7V，单元读电流Icell=8μA，位线电容CBL=120fF，则读“0”时位线下降________mV所需时间________ps。答案：47；700解析：ΔV=I·t/C⇒t=C·ΔV/I，设ΔV=50mV，则t=120f×0.05/8μ=750ps，反向计算ΔV=8μ×700p/120f=46.7mV。20.在SPICE仿真中，若采用BSIMCMG模型，FinFET的subthresholdswing理想极限为________mV/dec，实际测得75mV/dec，则界面陷阱密度Dit≈________cm⁻²eV⁻¹。答案：60；1.2×10¹³解析：S=S0(1+Cit/Cox)，Cit=q²Dit，解得Dit≈(75/601)·Cox/q²，取Cox=17fF/μm²⇒Dit≈1.2×10¹³。四、简答题（每题8分，共24分）21.简述在先进FinFET工艺中，如何通过版图手段抑制寄生双极晶体管（PBT）引发的单粒子翻转（SEU），并给出一种可量化的版图指标。答案：(1)增加漏极接触至栅极距离Ldg，使寄生双极基区宽度↑，电流增益β↓；(2)在漏极周围加入P+guardring，降低衬底电阻Rb，使寄生双极基极电位被钳位；(3)采用共源共漏（sharedcontact）结构，减少漏极面积Ad，降低收集电荷Qcoll；(4)量化指标：定义“SEU加固指数”=Ldg×guardring周长/Ad，要求≥15μm⁻¹，实验表明可将SEU截面降低两个数量级。解析：PBT在FinFET中因体浮空效应放大，版图层面通过几何与掺杂联合抑制，指标需可测。22.某高速SerDes发送端采用3tapFIR：pre=0.15，main=1.0，post=0.25，信道脉冲响应峰值归一化1.0，首后游标h1=0.35，求均衡后首后游标残余值，并判断是否需要DFE辅助。答案：均衡后h1′=h1+pre×h0+post×h2，设h0=1，h2=0.2，则h1′=0.350.15×10.25×0.2=0.350.150.05=0.15。残余0.15>0.1（常用门限），需1tapDFE辅助。解析：FIR只能线性抵消，残余ISI由DFE非线性消除。23.解释为何在超低功耗IoT唤醒接收机（WuRx）中，采用“包络检测+ADC”架构比传统超再生架构更耐工艺漂移，并给出功耗对比数据。答案：包络检测架构将RF信号直接下变频至基带包络，增益与Q值依赖无源LC，其值随Vt漂移仅±5%，而超再生需精确偏置在振荡阈值，Vt漂移±10%即需重新校准。实测28nm下：包络检测WuRx灵敏度55dBm，功耗95μW；超再生灵敏度60dBm，但校准周期1s，平均功耗220μW；故前者更耐漂移且功耗低一半。解析：阈值型振荡器对Vt敏感，而包络检测为平方律检波，偏置不敏感。五、计算与设计题（共41分）24.（10分）设计一个1.8V→0.9V、负载电流10mA的DCDC降压转换器，开关频率fs=100MHz，电感电流纹波系数r=0.3，求：(1)所需片内空芯电感值L；(2)若电感Q=8，求电感串联电阻RL及导通损耗；(3)若采用0.18μmCMOS，高压器件RDS(on)=1.2Ω，求总效率η。答案：(1)ΔIL=r·IL=0.3×10m=3mA，ΔIL=(Vout/L)·(1D)·T，D=0.5，T=10ns⇒L=0.9/3m×5ns=1.5μH。(2)Q=ωL/RL⇒RL=2π×100M×1.5μ/8=0.12Ω，Pind=RL·IL²=0.12×(10m)²=12μW。(3)PMOS+NMOS导通损耗=I²RDS=(10m)²×1.2=120μW，Pout=9mW，Ploss=120+12=132μW，η=9/(9+0.132)=98.5%。解析：高频下空芯电感可集成，Q=8可行，导通损耗占主导。25.（10分）如图1（略）的交叉耦合LCVCO，L=0.8nH，Cvar=0.30.7pF，Cfix=0.2pF，Rpar=15Ω，尾电流Iss=2mA，求：(1)振荡频率范围；(2)起振所需最小gm；(3)相位噪声@1MHz偏移（Leeson公式，F=2dB）。答案：(1)Ctotal=0.5±0.2pF⇒f=1/(2π√LC)，fmax=1/(2π√0.8n×0.3p)=10.3GHz，fmin=7.1GHz。(2)gm>Rpar/(ωL)²，在10GHz⇒gm>15/(2π×10G×0.8n)²=0.94mS，实际gm=Iss/0.4V=5mS，满足。(3)PN=F·kT·Rpar/(Vosc²·(ω/Δω)²)，Vosc=Iss·Rpar/π=9.5mV，PN=2×4.14×10⁻²¹×15/(0.0095²×10¹²)=138dBc/Hz。解析：计算需用振幅峰值，Leeson代入即可。26.（11分）给定一个256×256的8TSRAM宏，位线电容CBL=150fF，目标读访问时间tRCD<400ps，工艺Icell=12μA，要求：(1)计算最大允许位线电压摆幅ΔVmax；(2)若采用分段架构，每段128行，引入局部读位线LRBL，电容20fF，求新ΔV并判断是否满足；(3)给出一种灵敏放大器（SA）偏移电压σVos的设计目标（3σ）。答案：(1)ΔV=Icell·tRCD/CBL=12μ×400p/150f=32mV。(2)分段后C=20f，ΔV=12μ×400p/20f=96mV，远大于32mV，满足。(3)SA需在ΔV/2内触发，设margin=50%，则3σVos<16mV⇒σVos<5.3mV；采用失调消除技术，版图匹配+共质心，可将σVos降至3mV。解析：分段降低CBL为常用手段，SA偏移需统计设计。27.（10分）设计一个数字温度传感器，基于环形振荡器（RO）原理，要求40~125℃范围内分辨率<0.5℃，时钟周期1ms，求：(1)所需RO温度系数αT（ppm/℃）；(2)若采用门延迟温度系数250ppm/℃，需多少级N；(3)计数器位宽B。答案：(1)分辨率0.5℃⇒频率漂移Δf/f=0.5αT·10⁻⁶，在1ms内计数值变化≥1⇒Δf·1ms≥1⇒αT≥1/(0.5×10⁻⁶×1m)=2000ppm/℃。(2)单级延迟tc=T/2N，温度系数250ppm/℃，总RO系数500ppm/℃·N，需|500N|≥2000⇒N≥4，取N=5。(3)最大频率fmax=f0(1+125×2000ppm)=1.25f0，1ms内最大计数=1.25f0×1m，设f0=200MHz⇒250k，计数器位宽B=18位。解析：温度系数叠加，计数器需覆盖全温范围。六、综合解析题（共30分）28.（15分）阅读以下场景：某5nmSoC的HBM2E接口在1.2V供电下，PHY实测眼图高度仅45mV（规范要求≥80mV），抖动峰值18ps，排查发现电源噪声峰峰28mV，频率范围20200MHz。请：(1)定量分析电源噪声对眼高衰减的贡献；(2)给出一种片内低dropout（LDO）+去耦网络联合设计，目标将电源噪声<10mV；(3)说明如何在版图阶段验证该设计。答案：(1)HBM2E单端幅值600mV，接口增益A≈0.8，电源抑制比PSRR@100MHz≈12dB，则噪声耦合到输出=28mV×10^(12/20)=7mV，仅占眼高衰减(8045)=35mV中的7mV，主因是信道ISI与封装寄生。(2)设计：采用双环LDO，外环宽带OTA100MHzGBW，内环无电容型，输出级NMOS50mΩ，片内去耦电容220nF（MIM+MOM混合），谐振频率fres=1/(2π√(50m×220n))=48MHz，低于噪声带，形成低通；仿真得噪声<9mV。(3)版图验证：提取RLC网表，跑ACPSRR与瞬态PNOISE，采用AnsysRedHawk做动态IRdrop