2025年(微电子科学与工程(芯片设计方向))集成电路设计试题及答案

2025年(微电子科学与工程(芯片设计方向))集成电路设计试题及答案一、单项选择（每题2分，共20分）1.在28nmCMOS工艺中，若PMOS与NMOS的阈值电压绝对值均为0.35V，电源电压VDD=0.9V，则采用低阈值器件（LVT）设计时，最可能出现的静态功耗来源是A.亚阈值漏电流 B.栅氧隧穿 C.反偏PN结漏 D.热载流子注入答案：A解析：LVT器件阈值降低，亚阈值斜率不变，导致亚阈值漏电流指数级上升，成为90nm以下节点静态功耗主因。2.某8bitSARADC采用单调电容阵列，单位电容Cu=20fF，若最高位MSB电容为1.28pF，则阵列总电容为A.5.12pF B.2.56pF C.1.28pF D.10.24pF答案：A解析：单调阵列总电容=2⁸·Cu=256×20fF=5.12pF。3.在65nm工艺下，一条最小宽度金属1导线长1mm，方块电阻R□=0.2Ω/□，边缘电容0.1fF/μm，则其RC延迟常数约为A.0.2ps B.20ps C.200ps D.2ns答案：C解析：R=0.2Ω/□×(1000μm/0.1μm)=2kΩ；C=0.1fF/μm×1000μm=0.1pF；τ=RC=200ps。4.对于折叠共源共栅（FoldedCascode）OTA，若输入对管跨导gm=2mS，输出节点总电容CL=1pF，则单位增益带宽GBW为A.318MHz B.200MHz C.159MHz D.100MHz答案：A解析：GBW=gm/(2πCL)=2×10⁻³/(2π×1×10⁻¹²)≈318MHz。5.在数字标准单元库中，定义“逻辑努力”p为寄生延迟，若反相器本征延迟为2.5ps，则2输入NAND的p值约为A.1 B.2 C.3 D.4答案：B解析：2输入NAND上下拉网络各增加一支串联管，等效电阻加倍，本征延迟≈2×2.5ps，故p=2。6.采用DDS方式产生1GHz正弦波，相位累加器位宽32bit，时钟频率500MHz，则频率分辨率约为A.0.116Hz B.1.16Hz C.11.6Hz D.116Hz答案：A解析：Δf=fclk/2³²=500×10⁶/2³²≈0.116Hz。7.在LDO设计中，若误差放大器增益80dB，输出级导通电阻50mΩ，负载电流100mA，则低频负载调整率为A.0.5μV/mA B.5μV/mA C.50μV/mA D.500μV/mA答案：B解析：ΔVout=IL·Rout/(1+T)，T=10⁴，ΔVout/ΔIL≈50mΩ/10⁴=5μΩ→5μV/mA。8.对于28Gb/sNRZSerDes，若信道损耗12dB@14GHz，采用2tapDFE，抽头系数c1=0.25，则最大可补偿的ISI量约为A.3dB B.6dB C.9dB D.12dB答案：C解析：DFE补偿量≈−20log(1−c1)=−20log(0.75)≈2.5dB/抽头，2抽头共≈5dB，但首抽头可抵消主ISI9dB。9.在FinFET结构中，若鳍高Hfin=25nm，鳍宽Wfin=8nm，等效氧化层厚度EOT=0.9nm，则亚阈值斜率最接近A.60mV/dec B.70mV/dec C.80mV/dec D.90mV/dec答案：B解析：FinFET三维栅控使SS接近理想60mV/dec，但源漏隧穿与界面缺陷引入额外10mV/dec。10.对于3DNAND，若采用128层堆叠，位线电容CBL=200fF，单元电流ICELL=20nA，则位线放电延迟约A.1μs B.10μs C.100μs D.1ms答案：B解析：Δt=CBL·ΔV/ICELL，取ΔV=0.2V，t=200fF×0.2V/20nA=2μs，考虑RC折线≈10μs。二、多项选择（每题3分，共15分，多选少选均不得分）11.下列技术可有效抑制SRAM半选扰动（HalfSelectDisturb）的有A.8T单元 B.位线预充电至VDD/2 C.负位线写辅助 D.列级电源门控 E.读复制位线答案：A、C、D解析：8T隔离读写；负位线提升写能力；列级电源门控切断半选单元通路；B与E与半选无关。12.在PLL中，以下措施可降低带内相位噪声A.提高电荷泵电流 B.降低环路带宽 C.增大VCO增益 D.采用低噪声参考 E.降低分频比N答案：A、D、E解析：带内噪声∝kT/Icp+N²·Lref；提高Icp、降低N、低噪参考直接优化。13.关于片上网络（NoC）虚通道（VC）路由器，正确的是A.VC可缓解队头阻塞 B.VC数目越多面积线性增加 C.VC分配需仲裁 D.VC可减少平均延迟 E.VC可提高最大吞吐答案：A、C、D、E解析：VC通过多队列解耦，提高链路利用率；但面积随VC×Buffer深度超线性。14.在14nm以下工艺，导致器件阈值电压涨落（Pelgrom涨落）的主要来源A.沟道掺杂随机离散 B.线边缘粗糙度 C.金属栅颗粒效应 D.栅氧厚度涨落 E.应力记忆效应答案：A、B、C、D解析：A为传统Pelgrom；B、C、D在FinFET/Nanosheet中显著；E为系统偏移。15.关于3DIC微凸块（μbump）与混合键合（HybridBonding），正确的是A.μbump节距>10μm B.HybridBonding节距<1μm C.μbump需底部填充 D.HybridBonding无需焊料 E.μbump热阻更低答案：A、B、C、D解析：HybridBonding采用CuCu直接键合，节距小、无焊料；μbump热阻反而高。三、填空（每空2分，共20分）16.某65nm反相器本征延迟τ=3ps，若采用FO4负载，则级延迟为________ps。答案：12解析：FO4≈4τ。17.一个12bit1MS/sSARADC，采用单调电容阵列，若单位电容Cu=10fF，则采样开关热噪声kT/C对应的有效位数损失约________bit。答案：0.3解析：vnrms=√(kT/C)=0.64mV；满量程1V，LSB=244μV；SNRdrop=20log(0.64m/0.244m/√12)≈2dB→0.3bit。18.在28Gb/sPAM4SerDes中，若信道插入损耗10dB@14GHz，CTLE提供6dB增益，则剩余损耗需由DFE补偿________dB。答案：4解析：PAM4需维持眼高，总损耗预算10dB，CTLE补6dB，DFE补4dB。19.某LDO输出1.2V，负载100mA，dropout电压150mV，则功率管导通电阻为________Ω。答案：1.5解析：Rdrop=150mV/100mA=1.5Ω。20.采用16nmFinFET，若鳍高30nm，鳍宽7nm，沟长20nm，则单鳍有效驱动电流约________μA/μm。答案：900解析：16nm单鳍≈0.9mA/μm（N管）。21.在3DNAND中，若采用TLC存储，每单元3bit，128层堆叠，则每平方毫米理论容量约________Gb。答案：1.2解析：单元面积4F²，F=20nm→4×(20nm)²=1.6×10⁻³μm²；128层×3bit/1.6×10⁻³≈1.2Gb/mm²。22.某PLL参考频率100MHz，分频比N=32，环路带宽1MHz，则锁定时间约________μs。答案：8解析：锁定时间≈2π/ωc·ln(误差)<1%，ωc=2π×1MHz→8μs。23.在7nmEUV光刻中，若NA=0.33，k1=0.35，则最小半节距为________nm。答案：18解析：HP=k1·λ/NA=0.35×13.5nm/0.33≈18nm。24.采用FinFET设计SRAM，若读裕度SNM需>180mV，则单元β比（PD/PG）至少为________。答案：2解析：通过蝴蝶曲线仿真，β=2时SNM≈185mV。25.某片上LDO采用NMOS功率管，需产生1V输出，输入1.2V，则电荷泵需提供最低________V。答案：1.4解析：NMOS栅需>Vout+Vth≈1V+0.4V=1.4V。四、简答与计算（共45分）26.（8分）某28nm2GHz四核处理器，每核动态电容Cdyn=2nF，活动因子α=0.3，电源0.9V。若采用DVFS降至1GHz、0.7V，求每核功耗降低比例。答案：原Pdyn=αCdynV²f=0.3×2nF×0.9²×2GHz=0.972W新Pdyn=0.3×2nF×0.7²×1GHz=0.294W降低比例=(0.972−0.294)/0.972≈69.8%解析：电压平方效应占主导。27.（8分）设计一个CMOS反相器链驱动10pF负载，第一级输入电容Cin=10fF，求最优级数N与每级尺寸放大因子f，使延迟最小。答案：总放大F=10pF/10fF=1000N=lnF/lnf，最优f=e≈2.72，取整N=7，f=1000^(1/7)≈2.69延迟τtot=N·f·τ=7×2.69×3ps≈56ps解析：经典几何级数优化。28.（9分）某SARADC采用分段电容阵列，高6位采用二进制，低6位采用C2C衰减结构，单位电容Cu=20fF，（1）求阵列总电容；（2）若衰减电容Ca=Cu，求衰减因子；（3）若MSB建立要求时间常数<100ps，且开关电阻Rs=200Ω，是否满足？答案：（1）高段Ctotal=2⁶Cu=1.28pF；低段C2C等效64Cu；总电容≈1.28pF+128fF=1.41pF（2）衰减因子=Cu/(Cu+Ca)=1/2（3）τ=Rs·C=200Ω×1.41pF=282ps>100ps，不满足，需降低Rs或分段驱动。解析：C2C节省面积但引入衰减误差与延迟。29.（10分）设计一个NMOS共源放大器，负载采用PMOS电流镜，要求低频增益Av=60dB，带宽BW=100MHz，CL=2pF。已知：λn=λp=0.04V⁻¹，μnCox=400μA/V²，μpCox=150μA/V²，VDD=1V。求：（1）所需跨导gm；（2）偏置电流ID；（3）输入管宽长比(W/L)n，设L=100nm。答案：（1）Av=gm·ro，ro=1/(λID)，60dB→1000=gm/(λID)→gm=1000λIDBW=gm/(2πCL)→gm=2π×100M×2p=1.26mS代入→ID=1.26m/(1000×0.04)=31.5μA（2）ID=31.5μA（3）gm=√(2μnCox(W/L)ID)→(W/L)n=(1.26m)²/(2×400μ×31.5μ)=63解析：增益带宽积恒定，需满足直流与交流双重约束。30.（10分）某28Gb/sNRZSerDes采用2tapDFE，抽头系数c1=0.25，c2=0.1。接收端采样电平为±1V，信道响应为[0.8,0.2,0.1]。求：（1）未采用DFE时最大ISI眼高损失；（2）采用DFE后残余ISI峰峰值；（3）若噪声RMS=15mV，计算DFE后垂直眼开度。答案：（1）ISIloss=0.2+0.1=0.3V，眼高=1−0.3=0.7V（2）残余ISI=0.2−c1·0.8+0.1−c2·0.2=0.2−0.2+0.1−0.02=0.08V（3）垂直眼开=0.8−0.08−6×15mV=0.8−0.08−0.09=0.63V解析：DFE消除后标干扰，噪声按6σ估算。五、综合设计（共40分）31.（20分）设计一款用于5G手机射频前端的28nmCMOS全集成D类功率放大器（PA），工作频率3.5GHz，输出功率27dBm，电源0.9V，负载50Ω。要求：（1）给出拓扑选择理由；（2）计算理论最大漏极效率；（3）设计输出匹配网络，采用片上变压器，求匝数比与Q值；（4）给出线性化技术，说明如何满足ACLR<−45dBc；（5）列出三项主要可靠性挑战与对策。答案：（1）采用差分共源D类，利用FinFET高ft，零电压开关降低损耗。（2）D类理论η=π/4≈78.5%，考虑Ron损耗，实际η≈65%。（3）Pout=27dBm=0.5W，RL′=VDD²/(2Pout)=0.81/1=0.81Ω；变压器匝数比n=√(50/0.81)≈7.8:1，取8:1；初级Q>8，采用厚铜+深沟电容。（4）采用数字预失真（DPD）+包络跟踪（ET），DPD采样反馈路径，ET调制电源抑制AMPM。（5）热载流子：限制Vds<0.7V；金属迁移：宽铜线+冗余；栅氧击穿：动态偏置<1V。解析：手机PA需兼顾效率与线性，D类+DPD+ET为业界主流。32.（20分）设计一款基于RISCV的AIoTSoC，集成AI加速器、DCDC、LDO、BLE5.1、AlwaysOn域。要求：（1）给出电源域划分与上电序列；（2）AI加速器采用16bit定点，算力1TOPS，时钟400MHz，求MAC单元数目与存储带宽；（3）采用片上网络（NoC）连接，拓扑2DM