数字电子技术与微控制器应用 课件 5 可编程逻辑器件

2026/1/30西安交通大学电气学院5.1可编程逻辑器件的发展历程及趋势5.2可编程逻辑器件的分类5.3简单PLD结构介绍

5.4复杂可编程逻辑器件CPLD

5.5现场可编程逻辑阵列FPGA

5.5.4CPLD与FPGA的区别

5可编程逻辑器件（ProgrammableLogicalDevice，PLD）ProgrammableLogicalDevice产生原因前面各章节中的IC器件的功能都是固定不变的,许多情况下每个IC门内部资源只用一到两个门。使用固定功能的IC器件设计复杂的数字系统，多个IC占据过大印制电路板面积，体积大、功耗大、可靠性差、保密性差、费时费力。若需要修改或升级系统，工作量增加是非常巨大的。促成了PLD的诞生。

2026/1/30西安交通大学电气学院电子学2026/1/302026/1/30西安交通大学电气学院电子学可编程逻辑器件的概念与特点

●逻辑电路的设计和测试均可在计算机上实现，设计成功的电路可方便地下载到

PLD，因而研制周期短、成本低、效率高，使产品能在极短时间内推出。

特点

●

用

PLD实现的电路容易被修改。比如，实验平台上可实现门→数字钟等，维护、更新、升级很方便。

使硬件也能象软件一样实现升级，因而被认为是硬件革命。●

PLD还具有硬件加密功能。

●应用

PLD设计电路时，需学习配套的软件工具。

PLD如同一张白纸或是一堆积木，由工程师规划蓝图。2026/1/30西安交通大学电气学院70年代80年代90年代PROM和PLA器件PAL器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块HDPLDSOPC5.1可编程逻辑器件的发展历程及趋势90年代末到现在2026/1/30西安交通大学电气学院低密度可编程逻辑器件PROM(ProgrammableReadOnlyMemory)可编程只读存储器

——70年代初PLA(ProgrammableLogicArray)可编程逻辑阵列

——70年代中PAL(ProgrammableArrayLogic)可编程阵列逻辑

——70年代末GAL(GeneticArrayLogic)通用阵列逻辑

——80年代初推出

2026/1/30西安交通大学电气学院EPLD（可擦除可编辑逻辑器件）

ErasableProgrammableLogicDeviceCPLD(复杂可编程逻辑器件)

ComplexProgrammableLogicDeviceFPGA(现场可编程门阵列)

FieldProgrammableGateArray高密度可编程逻辑器件Xilinx的Versal

ACAP在2018开发者大会（XDF）上，赛灵思（Xilinx）总裁及首席执行官VictorPeng发布了基于台积电先进的7nm工艺的自适应计算加速平台——VersalACAP。面对海量的数据分析和AI的感知、认知、推理智能，相比其他芯片FPGA的优点是低延迟性、可编程性、低功耗。还有一款已经量产的产品——Alveo。VictorPeng通过三点解读了这款加速卡的特殊性，第一是速度快；第二是架构和算法灵活多变；第三是容易访问、易于使用。2026/1/30西安交通大学电气学院2019.9英特尔®STRATIX®10DXFPGA英特尔®Stratix®10DXFPGA和SoC支持从高速缓存一致性加速器、面向云服务提供商(CSP)的定制服务器到高性能SmartNIC的下一代高带宽应用。是首款支持英特尔®超级通道互联(UPI)的FPGA，以便以直接一致性的方式与未来特定英特尔®至强®可扩展处理器连接。它还包括16GbpsPCIe*Gen4x16接口，以实现更快速的连接。/content/www/cn/zh/products/programmable/sip/stratix-10-dx.html2026/1/30西安交通大学电气学院电子学英特尔®Stratix®10DXFPGA简介推出英特尔®Stratix®10DXFPGA，以满足您对高带宽和不断演变的数据中心要求。它是首款支持英特尔®超级通道互联(UPI)、PCIeGen4x16和特定英特尔®傲腾™DC持久内存DIMM的FPGA。请观看这一视频，了解更多信息！2019.10.9Xilinx隆重发布Vitis

统一软件平台

Vitis

开发者网站：/Vitis是一款统一软件平台，无需用户深入掌握硬件专业知识，即可根据软件或算法代码自动适配和使用赛灵思硬件架构。Vitis平台不限制使用专有开发环境，而是可以集成到通用的软件开发工具中，并利用丰富的经优化的开源库，使开发者能够专注于算法的开发。Vitis也能够通过将硬件模块封装成软件可调用的函数，从而提高硬件开发者的工作效率。8个Vitis库提供400余种优化的开源应用。Vitis平台最具有变革意义的一层是VitisAI。2026/1/30西安交通大学电气学院2026/1/30西安交通大学电气学院/link?url=XlrBgzneNfuVHf6pAISEI9LzfSvxBEjMknC6eIOoElf82C4G6kpQXeXxEdPNbJT7PRbzRO-xv9NvaTmyS-VD6RAii4wFwnEU7mlXEhMI5OW——关于PLD厂家和产品的调查报告，主要有三家：1.Xilinx公司80年代中期；FPGA发明者2.Lattice公司（90年代初）：ISP发明者3.Altera公司（90年代初）：FLEX系列和MAX系列器件2015.6，英特尔宣布以167亿美元收购了AlteraPLD生产厂家2026/1/30西安交通大学电气学院2019-2024年中国PLD、FPGA行业市场深度研究及发展前景投资可行性分析报告——网上很难找到最新统计图表了！PLD市场份额2026/1/30西安交通大学电气学院PLD有多种分类方式，按PLD的集成度分类：可编程逻辑器件PLD低密度可编程逻辑器件（LDPLD）或SPLD高密度可编程逻辑器件（HDPLD）PROMPLAPALGALEPLDCPLDFPGA按结构分类—主要有两大类1）PLD器件——基本结构为与或阵列的器件。CPLD是基于乘积项（Product-Term）技术，采用熔丝或Flash或EEPROM工艺制作，配置数据掉电后不会丢失。2026/1/30西安交通大学电气学院按结构分类—主要有两大类2）FPGA器件——FPGA采用静态存储器（SRAM）结构，采用查找表（Look-UpTable，LUT）技术及SRAM工艺，因此，配置数据掉电丢失。FPGA的集成度高，触发器多，多用于较大规模的设计，适合做复杂的时序逻辑、数字信号处理、各种算法等2026/1/30西安交通大学电气学院电子学按编程方法分类所有的CPLD器件和FPGA器件均采用CMOS技术1）熔丝（Fuse）或反熔丝（Antifuse）编程器件。PROM、PAL、PLA、Xilinx公司的XC5000系列、Actel的FPGA等器件都采用这种编程工艺。是一次性编程。2）电擦写的浮栅型编程元件。比如，GAL器件、ispLSI器件等。3）SRAM编程器件。Xilinx公司的FPGA是这一类器件的代表。2026/1/30西安交通大学电气学院2026/1/30西安交通大学电气学院ISP功能提高设计和应用的灵活性减少对器件的触摸和损伤样机制造方便支持生产和测试流程中的修改允许现场硬件升级迅速方便地提升功能未编程前先焊接安装系统内编程--ISP在系统现场重编程修改目前的HDPLD一般都可实现ISP2026/1/30西安交通大学电气学院5.3低密度PLD结构

PLD结构包含逻辑门，可编程的连接点，也可能有存储器或触发器。为了使逻辑图易于阅读，采用了一种约定表示法。常用逻辑门符号与现有国标符号的对照2026/1/30西安交通大学电气学院

PLD简化画法AA(a)输入缓冲器ZABC(b)三输入与门

(c)连接方法断开单元PLD器件中连接的简化画法固定连接可编程连接或者编程后连接断开连接编程后断开PLD中与门和或门的简化画法(a)(c)YCABCBAACBYYYCBA≥1PLD简化画法2026/1/30西安交通大学电气学院电子学PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出输入缓冲电路用以产生输入变量的原变量和反变量，并提供足够的驱动能力。

输入缓冲电路(a)一般画法(b)PLD中的简化画法(a)(b)AAAAAA可编程逻辑器件的基本结构与门阵列或门阵列乘积项和项输入电路输入信号互补输入输出电路输出函数反馈输入信号2026/1/30西安交通大学电气学院电子学由多个多输入与门组成，用以产生输入变量的各乘积项。PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出CABCCABBAW7=ABCABCW0=XXXXXX与阵列的

PLD

习惯画法可编程逻辑器件的基本结构2026/1/30西安交通大学电气学院电子学由图可得

Y1=ABC+ABC+ABCY2=ABC+ABCY3=ABC+ABC例如

ABC×××Y3Y2Y1××××××●●●●●●●与阵列或阵列PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出由多个多输入或门组成，用以产生或项，即将输入的某些乘积项相加。可编程逻辑器件的基本结构2026/1/30西安交通大学电气学院

由PLD结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。如果输出包含触发器，就可实现时序逻辑函数。PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出

PLD的输出回路因器件的不同而有所不同，但总体可分为固定输出和可组态输出两大类。可编程逻辑器件的基本结构2026/1/30西安交通大学电气学院电子学输入缓冲

PROM只读存储器，是一种组合电路。归类于PLD。“与”阵列是一个固定的阵列，实现地址译功能，是全地址译码。输出高有效.可编程的“或”阵列是一个“存储矩阵”

。编程单元：熔丝熔断型和PN结击穿型。只能一次性编程。O0A2

A1A0O2O1图8.3.1PROM阵列图••••••••••••••••••••••••与阵列或阵列输出PROM的结构与原理字线W••位线B

PROM的存储单元本例的容量：8

3Bit地址译码器O2O1O0A2A1A0W7RRR例如A2A1A0=000,字线W0输出1其它是0：O2O1O0=100000A2A1A0=101,字线W5输出1其它是0：O2O1O0=001W0W1W2W3W4W5W62026/1/30西安交通大学电气学院

PLA

PLA的与或阵列都是可以编程的。用PLA可根据逻辑函数需要产生乘积项，从而减小了阵列的规模。PLA和PALC

B

AL2L1L0图8.4.1编程后PLA的结构图与阵列(可编程)或阵列(可编程)2026/1/30西安交通大学电气学院PALPAL的结构如图8.4.2，其与阵列是可编程的，而或阵列是固定的。一次性溶丝编程结构。L2L1L0CBA与阵列(可编程)或阵列（固定）图8.4.2PAL的基本结构2026/1/30西安交通大学电气学院I/O结构，如图8.4.3PAL的常用的输入、输出结构时序逻辑或寄存器输出结构，如图8.4.4

Ix输入项图8.4.4时序（寄存）输出结构QDCP••••••CPOE输入项

Ix图8.4.3I/O结构I/O•••••2026/1/30西安交通大学电气学院一种PAL16V8的部分结构图2026/1/30西安交通大学电气学院GAL:低密度可编程器件的代表,采用了能长期保持数据的CMOSE2PROM工艺，使GAL实现了电可擦除、可重编程等性能，大大增强了电路设计的灵活性。GAL器件的阵列结构与PAL一样，是由一个可编程的“与”阵列驱动一个固定的“或”阵列。但输出部分的结构不同，它的每一个输出引脚上都集成了一个输出逻辑宏单元(OutputLogicMacro-Cell，简称OLMC)。GAL16V8的结构如图8.4.6所示。

5.3.3通用阵列逻辑器件GAL2026/1/30西安交通大学电气学院电子学123456789191817161514131211I/OI/OI/OI/OI/OI/OI/OI/OII/可编程与阵列缓冲器图8.4.6GAL16V8的逻辑图三态输出控制输出逻辑宏单元时钟信号输入16个输入、8个OLMC——与阵列编程点16×2*8×8＝32列×64行2026/1/30可编程与阵列（32X64位）2、GAL举例——GAL16V8的电路结构图8个输入缓冲器2~98个反馈/输入缓冲器8个三态输出缓冲器12~198个输出逻辑宏单元OLMC输出使能缓冲器GAL-OLMC2026/1/30西安交通大学电气学院电子学OLMC的5种常用工作模式SYN（图中无）AC0AC1nXORn工作模式101X专用输入1000/1专用组合输出1110/1反馈组合输出0110/1时序电路中的组合输出0100/1寄存器输出2026/1/30西安交通大学电气学院电子学OLMC5种工作模式简化电路2026/1/30西安交通大学电气学院优点：①采用电擦除工艺和高速编程方法，使编程改写变得方便、快速，整个芯片改写只需数秒钟，一片可改写100次以上。②采用E2CMOS工艺，保证了GAL的高速度和低功耗。存取速度为12～40ns，功耗仅为双极性PAL器件的1/2~1/4，编程数据可保存20年以上。③采用可编程的输出逻辑宏单元(OLMC)，使其具有极大的灵活性和通用性。④可预置和加电复位所有寄存器，具有100%的功能可测试性。⑤备有加密单元，可防止他人非法抄袭设计电路。GAL总结2026/1/30西安交通大学电气学院与阵列或阵列输出电路PROM固定可编程固定PLA可编程可编程固定PAL可编程固定固定或组态GAL可编程固定可组态低密度可编程的编程总结2026/1/30西安交通大学电气学院电子学

其共同缺点是规模小，每片相当于几十个等效门电路，只能代替2～4片MSI器件，远达不到LSI和VLSI专用集成电路的要求。另外，GAL在使用中还有许多局限性，如一般GAL只能用于同步时序电路，各OLMC中的触发器只能同时置位或清0，每个OLMC中的触发器和或门还不能充分发挥其作用，且应用灵活性差等。这些不足之处，都在高密度PLD中得到了较好的解决。尽管GAL器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。

低密度可编程逻辑器件缺点：2026/1/30西安交通大学电气学院电子学高密度可编程逻辑器件

HDPLD>1000门HDPLD根据器件互连结构、逻辑单元结构分为：CPLD—ComplexProgrammableLogicDevice 复杂可编程逻辑器件

FPGA—FieldProgrammableGateArray 现场可编程门阵列中小规模可编程器件可编程器件外形图395.4将以乘积项结构方式构成PLD的器件称为CPLD-SumofProducts

CPLD是几个PAL型SPLD的组合ABCANDplaneProgrammableANDarrayfollowedbyfixedfan-inORgatesProgrammableswitchorfuse40CPLDStructureIntegrationofseveralPLDblockswithaprogrammableinterconnectonasinglechip。包含3部分：LAB（LogicArrayBlocks）、PIA、IOCBPLDBlockPLDBlockInterconnectionMatrixI/OBlockI/OBlockPLDBlockPLDBlockI/OBlockI/OBlock

InterconnectionMatrix

CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。CPLDExample-AlteraMAX7000CPLDEPM7128S的引脚图：少数几个专用输入引脚多数是输入/输出（I/O）端2026/1/30西安交通大学电气学院电子学EPM7128S的硬件最小系统2026/1/30西安交通大学电气学院电子学

电源（电路多样）时钟25MHzJTAG

下载接口上电及手动复位电路ProgrammableDevice——FPGAPROMPAL/GAL(SPLD)CPLDFPGA乘积项（ProductItem）查找表（Look-UpTable）FPGA与CPLD的不同之处在于，它不是通过互连逻辑门来解决逻辑设计，而是使用查找表(LUT)方法来解决特定的逻辑需求。这使得PLD制造商可以形成一个更精简的设计，创造一个更密集和更快的PLD。可以实现比CPLD更大型的数字系统.如Xilinx的SPARTAN系列、Altera的FLEX10K等。FPGA的结构框架基本结构也是3个部分：可组态逻辑块（ConfigurableLogicBlocks，CLB）输入输出块（InputOutputBlocks，IOB）可编程内部连线器（ProgrammableInterconnector，PI或者SwitchBoxes，SB)。加强结构：DCM（DigitalClockManager）RAMblocksDSP（数字信号处理）模块ARM处理器核。。。2026/1/30西安交通大学电气学院电子学FPGAbuildingblocks:Programmablelogicblocks

ImplementcombinatorialandsequentiallogicProgrammableinterconnect

WirestoconnectinputsandoutputstologicblocksProgrammableI/Oblocks

SpeciallogicblocksattheperipheryofdeviceforexternalconnectionsSimplifiedCLBStructureI/OBlockStructure

BasicSpartan-IIFPGABlockDiagram

DECQSRDECQSRDECQSRThree-State

ControlOutputPathInputPathThree-StateOutputClockSet/ResetDirectInputRegisteredInputFFEnableFFEnableFFEnableExample1:4-inputANDgateABCDO00000000100010000110010000101001100011101000010010101001011011000110101110011111FPGA查找表2026/1/30西安交通大学电气学院电子学上边输入ABCD作为SRAM的地址信息，左边是SRAM存储单元存储的4输入“与值”真值表，1111B单元存储的1。图中所有2选1MUX实际上构成了地址译码器，将ABCD选中的单元信息输出给X。InterconnectionNetworkExample2DeterminetheconfigurationbitsforthefollowingcircuitwithI/Oconstraintsasshowninthefollowingfigure.Assume2-inputLUTsineachCLB.（假设是2输入查找表，IO引脚分配如下图）假设CLB结构及CLBsrequiredPlacement:SelectCLBsRouting:SelectpathConfigurationBitstreamTheconfigurationbitstreammustincludeALLCLBsandSBs,evenunusedonesCLB0:00011CLB2:01100CLB1:XXXXXCLB3:?????SB0:000000SB1:000010SB2:000000SB3:000000SB4:000001FPGADesignprocessDesignandimplementasimpleunitpermittingtospeedupencryptionwithRC5-similarcipherwithfixedkeyseton8031microcontroller.Unlikeintheexperiment5,thistimeyourunithastobeabletoperformanencryptionalgorithmbyitself,executing32rounds…..LibraryIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityRC5_coreis

port(clock,reset,encr_decr:instd_logic;data_input:instd_logic_vector(31

downto

0);data_output:outstd_logic_vector(31

downto

0);out_full:instd_logic;key_input:instd_logic_vector(31

downto

0);key_read:outstd_logic;);endAES_core;Specification(LabExperiments)HDLdescription(YourSourceFiles)FunctionalsimulationPost-synthesissimulationSynthesis（生成门级的电路网表）Designprocess(2)Implementation（翻译、映射、布局布线）ConfigurationTimingsimulationOnchiptesting2026/1/30西安交通大学电气学院作业5.1 5.2 5.3 5.4 补充讨论-现代数字系统设计中的化简1、现代数字系统设计中的化简例1.集成门电路时代，实现L=AB+BC，就要化简变换为

：CPLD的结构，是由与门阵列和或门阵列组成的，上述过程显然是复杂化了，比如用PROM实现逻辑函数，工具会变为最小项和式。FPGA基于SRAM查找表，即存的是真值表的逻辑取值，化简也不必要。2026/1/30西安交通大学电气学院现代数字系统设计中的化简逻辑函数的若需要化简优化，由编译和综合工具软件自动完成。例2.用FPGA实现逻辑式：VerilogHDL：y=((a|~b)&(b|c))&b2026/1/30西安交通大学电气学院现代数字系统设计中的化简软件编译（Compile）或RTL（RegisterTransferLevel）分析工具可以得到下图所示的电路原理图。由图可见，RTL视图并没有对逻辑问题进行优化。下页的综合后才化简。2026/1/30西安交通大学电气学院2、现代数字系统设计中输入、输出都配置了缓冲器！通过综合（

Synthesis）工具，将代码转化成FPGA底层基本单元电路，如图所示。由图可见，综合工具对设计已经做了化简。显然LUT2实现的是两输入的与逻辑，其输出通过缓冲器送给输出y，最终实现了y=ab逻辑。2026/1/30西安交通大学电气学院3、阻塞赋值语句-有兴趣的研究原理图中的clk之后的IBUF、BUFG2026/1/30西安交通大学电气学院电子学2026/1/30西安交通大学电气学院PLD是可以由编程来确定其逻辑功能器件的统称

GAL是典型的低密度可编程逻辑器件

CPLD

和FPGA

属于高密度可编程逻辑器件要求掌握低密度