数字集成电路-从经典物理到智能设计 课件 10. CMOS组合逻辑门设计

数字集成电路CMOS组合逻辑门设计CMOS组合逻辑门设计互补CMOS有比逻辑传输管逻辑动态电路组合逻辑与非

或非

异或寄存器

计数器任何时刻电路输出与当前输入信号间的关系服从某一布尔表达式不存在任何从输出返回至输入的连接输出不仅与当前的输入数据有关也与输入信号以前的值有关一个或多个输出连回到某些输入记忆Output=f(In)Output=f(In,PreviousIn)

时序逻辑引言静态电路

每一时刻每个门的输出通过一个低阻路径连到VDD或GND稳定性好

功耗低

动态电路

依赖于将信号值暂时存放在高阻抗节点的电容上结构简单、速度快

设计和工作原理较复杂

对噪声敏感静态CMOS设计F(In1,In2,…InN)PMOS？NMOS？PUN和PDN构成的互补逻辑门VDDIn1In2InNIn1In2InNPUNPDN……所有输入同时连到上拉和下拉网络互斥方式工作！稳态时输出为一低阻节点输出应为逻辑1时输出与VDD的通路输出应为逻辑0时输出与GND的通路互补CMOS设计ABXYXYABABXYXYAB如果A与B（AB）为真（逻辑1）Y=X

MOS串联与并联互补CMOS结构的上拉和下拉网络互为对偶网络互补CMOS门是反相的

只能实现如NAND、NOR及XNOR功能

非反相的布尔函数需要额外增加一级反相器互补CMOS逻辑关系ABF001010100110两输入NOR门真值表

PDN：

输出与地相连

PUN：

输出与VDD相连两输入NOR门VDDABOUT原理图ABABF001011101110两输入NAND门真值表

PDN：

输出与地相连

PUN：输出与VDD相连IN1IN2OUTContactMetallayerPolylayerDiffusionlayerVDDGNDIN1IN2OUT原理图版图符号图两输入NAND门IN1IN2OUTVDDIN3OUTVDDIN1IN2IN3OUTIN1IN2IN3GNDGND原理图符号图棍棒图三输入NAND门OUT=D+A•(B+C)利用串联NMOS器件实现与

并联NMOS实现OR功能

构建下拉网络识别下拉网络中子电路分层利用上拉与下拉网络的对偶关系构建上拉网络形成完整复合逻辑门DABCDABC2OUTDABCOUT1DABC2OUT234构建复合型互补CMOS逻辑门AOutVDDGNDB标准单元2-inputNANDgateVDDGNDABOUT原理图InOutVDDGND反相器不包含尺寸信息仅代表晶体管的相对位置AOutVDDGNDByxyx顶点顶点边棍棒图AOutGNDBNAND2VDD两种C•(A+B)ABCXVDDGNDXCABVDDGND

ABCABCij棍棒图jVDDXiGNDABCPUNPDN逻辑图ABCABCABCij

C•(A+B)欧拉路径X通过遍历所有连接线（边）且每条线仅经过一次实现栅极信号共享和源漏区共用从而减少布线复杂度并缩小版图面积‌版图中的“点”代表电路节点“线”代表MOS管‌VDDXXGNDABCPUNPDNDCABX=(A+B)•(C+D)BADCD欧拉路径——OAI22ABCDx=ab+cdCABX=AB+CDBADCDVDDGNDABCDXGNDXVDDXABCPDNPUND欧拉路径——AOI22ⅰ：A和B均导通意味着较强的上拉

ⅱ和ⅲ：A或B只有一个导通上拉较弱使得VTC曲线左移M2相当于一电阻与M1串联体偏置效应：VTnA>VTnBB=01,A=1A=01,B=1A=B=01VTC与门数据输入格式有关CMOS静态特性：NAND2VDDGNDABOUTABintM1M2

A

RPRPRnRnCLCintNAND2

RPRnACLINVRPRP

ABCLCintRnRnNOR2AAReqVDDW/LB

开关延时模型逻辑门等效为:包括内部节点电容的等效RC电路延时取决于输入数据模式01输入均为“0”delay：0.69(Rp/2)CL一个输入为“0”delay：0.69RpCL10输入均为“1”delay：0.69(2Rn)CL

A

RPRPRnRnCLCintBNAND2:输入对延时的影响A=B=10A=10,B=1

A=1,B=10time[ps]Voltage[V]InputDataPatternDelay(psec)A=B=0169A=1,B=0162A=01,B=150A=B=1035A=1,B=1076A=10,B=157NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=100fF同时对CL

和Cint

充电VDDGNDABOUTABintM1M2互补CMOS门的传播延时

1INV:NMOS0.5um/0.25um(1);PMOS1.5um/0.25um(3)NOR确定门的尺寸使其延时近似等于具有以下尺寸的INV

A

RPRPRnRnCLCintNAND2

RPRnACLINVRPRP

ABCintRnRnNOR2B

1662233113晶体管尺寸缩放OUT=D+A•(B+C)DABCDABC12126662122OUT确定门的尺寸使其延时近似等于具有以下尺寸的INV晶体管尺寸缩放INV:NMOS0.5um/0.25um(1);PMOS1.5um/0.25um(3)大扇入逻辑门：内部节点电容很重要如A=B=C=1，D=0→1分布式RC模型(Elmoredelay)假设NMOS具有相同尺寸传输延时随扇入增加迅速增大tpHL=0.69Reqn(C1+2C2+3C3+4CL)ABCDC3C2C1CLDCBAM3M4M2M1出现在所有项中最小化延时时很重要扇入/扇出问题避免扇入数大于4tpLHtp(psec)fan-intpHL线性tptpLH电容线性增加电阻保持不变分布RC网络延时与串联元件数目成平方关系平方tp与扇入的关系tpNOR2tp(psec)等效扇出所有的门都具有相同的驱动电流tpNAND2tpINV斜率是“驱动强度”的函数tp与扇出的关系速度优化调整晶体管尺寸降低串联器件的电阻

减小时间常数晶体管尺寸的增加会产生较大的寄生电容

增加门延时

成为前级较大负载只有当负载以扇出为主时放大尺寸才起作用

——即本身作为驱动门征电容较小复合门速度优化分布式RC尺寸：M1>M2>M3>…>MN(距地最近的MOS电阻最小)可降低延时20%课堂小练习：画出这种尺寸的版图示意图并思考速度与面积的平衡问题

C3C2C1CLIN1M3MNM2M1出现在所有项中最小化延时时很重要IN2IN3INN逐级放大晶体管尺寸

复杂组合逻辑块中一些信号可能比其它一些信号更重要关键路径延迟由CL上的电荷放电决定chargeddischargeddischarged重新安排输入延迟由

CL、C1

和C2上的电荷放电决定关键路径10

11C2C1CLIN1M3M2M1IN2IN3chargedchargedcharged10

11C2C1CLIN1M3M2M1IN2IN3F=ABCDEFGH重组逻辑结构:减小扇入数变换逻辑方程的形式可能降低对扇入的要求

减少门的延时123课堂练习：请分析三种电路延迟和所占面积给出同一工艺下具体分析过程和结果课堂练习参考答案——面积电路一：8输入NAND门（16个晶体管）+反相器（2个晶体管）=18个晶体管电路二：两个4输入NAND门（2×8=16个晶体管）+2输入OR非门（4个晶体管）=20个晶体管电路三：四个2输入NAND门（4×4=16个晶体管）+两个2输入OR非门（2×4=8个晶体管）

+一个2输入NAND门（4个晶体管）+反相器（2个晶体管）=30个晶体管面积比较：电路一<电路二<电路三课堂练习参考答案——延迟与总结延迟比较：电路二（约8.58）<电路一（11）<电路三（约11.88）结论（在同一工艺下）电路一：面积最小但延迟较高电路二：延迟最低+面积略大于电路一

在延迟和面积上取得较好平衡电路三：面积最大+延迟最高

性能最差结论：电路二是最优实现方式（从延迟和面积综合考量）

实际设计中对于多输入门采用树状结构（如电路二）

可以减少延迟但需注意面积开销CLCL插入缓冲器隔离扇入和扇出优点：显著提高速度（3-10倍改善）降低功耗（避免大尺寸逻辑门）改善可靠性（信号质量提升）模块化设计（逻辑与驱动分离）代价：增加面积（额外晶体管）增加功耗（缓冲器本身功耗）增加设计复杂度AI指令：集成电路设计中，在四输入与非门输出端和大负载电容之间插入两级反相器构成的缓冲器隔离扇入和扇出有什么作用6.1

利用互补对称CMOS实现确定晶体管尺寸，使复合逻辑门的输出阻抗与采用NMOSW/L=2和PMOSW/L=6的反相器输出阻抗相同那种（哪些）输入组合会产生最差和最好的上拉与下拉阻抗？6.2利用不超过10个MOS器件构成互补性CMOS电路实现下述逻辑方程作业X=((A+B)(C+D+E)+F)GY=((A·B)+(A·C·E)+(D·E)+(D·C·B)