2025年计算机组成原理考研深度解析及高频考点真题集

真题

1.冯・诺依曼计算机中指令和数据均以二进制形式寄存在存储器中，CPU辨别它们的根据是

A.指令操作码的译码成果B.指令和数据的寻址方式

C.指令周期的不一样阶段D.指令和数据所在的存储单元

11.C.考查指令的执行过程.

通常完成一条指令可分为取指阶段和执行阶段。在取指阶段通过访问存储㈱可将指令取

出：在执行阶段通过访问存储器可以将操作数取出.这样，虽然指令和数据都是以一进制代

码形式存放在存储器中，但CPU可以判断在取指阶段访问存储捌取出的一进制代码是指令：

在执行阶段访存取出的一进制代码是数据.2.一种

C语言程序在一台32位机器上运行。程序中定义了三个变量x,y和z,其中x和z为int

型，y为short型。当x=127,y=-9时，执行赋值语句z=x+y后，x,y和z的值分别是

A.X-0000007FH,y-FFF9H,Z-00000076H

B.x=0000007FH,y=FFF9H,z=FFFF0076H

C.x=0000007FH,y=FFF7H,z=FFFF0076H

D.x=0000007FH,y=FFF7H,z=00000076H

结合题干及选项可知，int为32位，short为16位：乂C语言的数据在内存中为补码形

式，故x、y的机器数写为000(X)07FH、FFE7H.

执行“x+y时，由于x是int型，y为short型，故需将y的类型强制转换为ini,在机

器中通过符号位扩展实现，由广y的符号位为】，故在y的前面添加16个1,即可将y强制

转换为ini型，其卜六进制形式为FFFFFFE7H.

然后执行加法，即()000()07FH+BFFFFFF7H=0()(X)0076H,其中最高位的进位11*1然丢弃.

故选D。

3.浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等环节。设浮

点数的阶码和尾数均采用补码表达，且位数分别为5和7位(均含2位符号位)。若有两

个数x=27*29/32,y=25*5/8,则用浮点加法计算x+y的最终止果是

A.B.

C.D.发生溢出

根据题意，X可记为(X),111：(X),11101(分号前为阶码，分号后为尾数)，Y可记为00,

101：00,10100。

首先对阶,X、Y阶码相减,BP00,111-00,101=00,111+11,0111-00,010,可知X的阶

码比Y的价码大2,根据小阶向大阶看齐的原则，将Y的阶码加2,尾数右移2位，可得Y

为00,111：00,00101.

尾数相加，BP00,11101+00,(X)]01=0L0()010,尾数相加结果符号位为01,故需进行右

规。

规格化，将尾数右移1位，阶码加1,得X+Y为01,000：00,1000,阶码符号位为01,

说明发生溢出。

4.某计算机的Cache共有16块，采用2路组相联映射方式(即每组2块)。每个主存块

大小为32字节，按字节编址。主存129号单元所在主存块应装入到的Cache蛆号是

A.0B.1C.4D.6

由于Cache共有16块，采用2路组相联，因此共有8组，0,1,2,…，7。生存的某

一字块按模8映射到Cache某组的任一字块中，即上存的第0,8,16…字块可以映射到Cache

第。组2个字块的任一字块中，而129号单兀是位于第4块上存块中，因此将映射到Cache

第4组2个字块的任一字块中。

5.某计算机主存容量为64KB,其中ROM区为4KB,其他为RAM区，按字节编址。现要用

2Kx8位的ROM芯片和4Kx4位的RAM芯片来设计该存储器，则需要上述规格的RCM芯

片数和RAM芯片数分别是

A.1,15B.2,15

C.1,30D.2,30

首先确定ROM的个数,ROM区为4KB,选用2Kx8位的ROM芯片，需要山f：2片，

2Kx8

采用字犷展方式：60KB的RAM区，选用4KX4位的RAM芯片，需要第号・30片，采用

4Kx4

字和位同时扩展方式。

6.某机器字长16位，主存按字节编址，转移指令采用相对寻址，由两个字节构成，第一

字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一种字节PC自动

加lo若某转移指令所在主存地址为H,相对位移量字段的内容为06H,则该转移指令成

功转后来目的地址是

A.HB.HC.HD.H

相对寻址EA=(PC)+A,首先要求的是取指令后PC的值.转移指令由两个字节组成，每

取一个字节PC自动加1,因此取指令后PC值为2002H,故EA=(PC)+A=2002H+06H=2008Ho

7.下列有关RISC的论述中，错误的是

A.RISC普遍采用微程序控制器

B.RISC大多数指令在一种时钟周期内完毕

C.RISC的内部通用寄存器数量相对QSC多

D.RISC的指令数、寻址方式和指令格式种类相对CISC少

相对尸CISC计算机，RISC计算机的特点是指令条数少：指令长度固定，指令格式和

寻址种类少：只有取数/存数指令访问存储器，其余指令的操作均在寄存器之间进行：CPU

中通用寄存器多：大部分指令在一个或者小于一个机器周期内完成：以硬布线逻辑为主，不

用或者少用微程序控制。

8.某计算机的指令流水线由四个功能段构成，指令流经各功能段的时间(忽视各功能段之

间的缓存时间)分别是93ns、80ns、70ns和60ns,则该计算机的CPU时钟周期至少是

A.90nsB.80nsC.70nsD.60ns

18.A,考查流水线中时钟周期的特性。

时钟周期成以最长的执行时间为准，否则用时长的流水段的功能将不能正确完成.

9.相对于微程序控制器，硬布线控制器的特点是

A.指令执行速度慢，指令功能的修改和扩展轻易B.指令执行速度慢，指令功能的修改和

扩展难

C.指令执行速度快，指令功能的修改和扩展轻易

D.指令执行速度快，指令功能的修改和扩展难

19.D,考查硬布线控制器的特点.

硬布线控制器的速度取决于电路延迟,所以速度快；微程序控制器采用了存储程序原埋，

每条指令都要访控存，所以速度慢。硬布线控制器采用专门的逻楫电路实现，修改和犷展困

难。

10.假设某系统总线在一种总线周期中并行传播4字节信息，一种总线周期占用2个时钟

周期，总线时钟频率为10MHz,则总线带宽是

A.lOMB/sB.20MB/SC.40MB/sD.80MB/S

20.B。考查总线的基本概念。

总线带宽是指单位时间内总线上可传输数据的位数，通常用每秒钟传送信息的字节数来

衡量，单位可用字节附(B/s)表示。根据题意可知，在2x(l/10MHz)秒内传输了4B.所以

4Bxl0MHz/2=20MB/s.

11.假设某计算机的存储系统由Cache和主存构成。某程序执行过程中访存1000次，其中

访问Cache缺失(未命中)50次，则Cache的命中率是

A.5%B.9.5%C.50%D.95%

21.D0考查Cache的命中率。

命中率=Cache命中的次数/所有访问次数，有了这个公式这道题就很容易看出，要注意

的一点是看清题，题中说明的是缺失5()次，而不是命中50次，仔细审题是做对题的第一步。

12.下列选项中,能引起外部中断的事件是

A.键盘输入B.除数为0J浮点运算下溢D.访存缺页

22.A.考查中断的分类。

选项中能引起外部中断的只能是输入设备键盘C

真题

5.下列有关RAM和ROM的论述中，对的的是1.RAM是易失性存储器，ROM是非易失性

存储器II.RAM和ROM都采用随机存取方式进行信息访问IH.RAM和ROM都可用作Cache

IV.RAM和ROM都需要进行刷新Ar«-MM-H-B.仅II和III

C.仅I、II和IVD.仅n、ni和w

6.下列命组合状况中，一次访存过程匚H不也许发生的是

A.TLB未命中，Cache未命中，Page未命中

B.TLB未命中，Cache命中,Page命中

C.TLB命,Cache未命,Page命中

D.TLB命中，Cache命中，Page未命中

17.Do考查TLB、Cache及Page之间的关系。

TLB即为快表，快表只是慢表（Page）的小小副木，因此TLB命中，必然Page也命中，

而当Page命中，TLB则未必命中，故D不可能发生：而Cache的命中与否与TLB、Page

的命中与否并无必然联系。

7.下列寄存器中，汇编语言程序员可见的是

A.存储器地址寄存器（MAR）B.程序计数器（PC）

C.存储器数据寄存器（MDR）D.指令寄存器（IR）

18.B.考查CPU内部寄存器的特性。

汇编程序员可以通过指定待执行指令的地址来设置PC的值，而IR、MAR、MDR是

CPU的内部T作寄存器，对程序员不可见。

8.下列选项中，不会引起指令流水线阻塞的是

A.数据旁路（转发）B.数据有关

C.条件转移D.资源冲突

19.A,考查指令流水战的基木概念.

有三种相关可能引起指令流水线阻塞：①结构相关，乂称资源相关：②数据相关：③控

制相关，土要由转移指令引起。

数据旁路技术，其上要思想是不必待某条指令的执行结果送回到寄存器，再从寄存器中

取出该结果，作为卜一条指令的源操作数，而是直接将执行结果送到其他指令所需要的地方,

这样可以使流水线不发生停顿。

9.下列选项中的英文缩写均为总线规范的是

A.PCI%CRTUSBEISA

B.ISA、CPIVESAEISA

C.ISA、SCSI、RAMMIPS

D.ISA、EISA、PCI、PCI-Express

10.单级中断系统中，中断服务程序内的执行次序是I.保护现场II.开中断HL关中断M保

留断点V.中断事件处理VI.恢复现场VII.中断返回

A.I->v->\a->n->VTi

B.【HTITVTVH

C.[HTIVTVTVITW

D.IVITVTVITVH

21.A.考查中断处理过程。

单级中断系统中，不允许中断嵌套。中断的处理过程为：①关中断；②保存断点：③识

别中断源：④保存现场：⑤中断事件处理（开中断、执行中断服务程序、关中断）：⑥恢旦

现场：⑦开中断：⑧中断返回。其中，①〜③由硬件完成，④〜⑧由中断服务程序完成.

11.假定一台计算机的显示存储器用DRAM芯片实现，若规定显示辨别率为1600X1200,

颜色深度为24位，帧频为85Hz,显存总带宽的50%用来刷新屏幕，则需要的显存总带宽

至少约为

A.245MbpsB.979MbpsC.1958MbpsD.7834Mbps

22.D,考查显示器的相关概念.

刷新所需带宽=分谕率x色深x帧频=1600xl200x24bitx85Hz=3916.8Mbit/s,显存总带宽

的50%用来刷屏，于是需要的显存总带宽为3916.KMbit/s/0.5=7833.6Mbii/s=7834Mbit/s«

计算机构成原理真题

12.下列选项中，描述浮点数操作速度指标的是

A.MIPSB.CPIC.IPCD.MFLOPS

解答：DoMFLOPS表达每秒百万次运算。

13.float型数据一般用IEEE754单精度浮点数格式表达。若编译器将float型

变量x分派在一种32位浮点寄存器FR1中，且x=-8.25,则FR1的内容是

A.C104000011B.C2420000HC.C1840000HD.C1C20000H

解答：Aox的二进制表达为-1000.0为-1.00001X211根据IEEE754规范隐藏最

高位的“1”，又E-127=3,因此E=130=10000010（2）数据存储为1位数符+8

位阶码（含阶符）+23位尾数。故FR1内容为11000000100000100000000

00000000000即11000001000001000000000000000000,gpC104000H

14.下列各类存储器中，不采用随机存取方式的是

A.EPROMB.CDROMC.DRAMD.SRAM

解答：Bo光盘采用次序存取方式。

15.某计算机存储器按字节编址主存地址空间大小为64MB现用4MX8位的RAM芯

片构成32MB的主存储器，则存储器地址寄存器MAR的位数至少是

A.22位B.23位C.25位D.26位

解答：Do64MB的主存地址空间，故而MAR的寻址范围是64M,故而是26位。而

实际的主存的空间不能代表MAR的位数。

16.偏移寻址通过将某个寄存器内容与一种形式地址相加而生成有效地址。下列寻

址方式中，不属于偏移寻址方式的是

A.间接寻址B.基址寻址C.相对寻址D.变址寻址

解答：Ao间接寻址不需要寄存器，EA=(A)o基址寻址：EA二A+基址寄存器内同；

相对寻址：EA=A+PC内容；变址寻址：EA=A+变址寄存器内容。

17.某机器有一种标志寄存器，其中有进位/借位标志CF、零标志ZF、符号标志

SF和溢出标志OF,条件转移指令bgt(无符号整数比较不小于时转移)的转移

条件是

A.CF+OF=\B.SF+ZF=1C.CF+ZF=1D.CF+SF=1

解答：Co无符号整数比较，如A〉B,则A-B无进位/借位，也不为0。故而CF和

ZF均为0。

18.下列给出的指令系统特点中，有助于实现指令流水线的是

I.指令格式规整且长度一致II.指令和数据按边界对齐寄存III.只有

Load/Store指令才能对操作数进行存储访问

A.仅I、IIB.仅II、HIC.仅I、HID.I、H、HI

解答：Do指令定长、对齐、仅Load/Store指令访存，以上三个都是RISC的特

性。均可以有效的简化流水线的复杂度。

19.假定不采用Cache和指令预取技术，且机器处在“开中断”状态，则在下列有

关指令执行的论述中，错误的是

A.每个指令周期中CPU都至少访问内存一次

B.每个指令周期一定不小于或等于一种CPU时钟周期

C.空操作指令的指令周期中任何寄存器的内容都不会被变化

D.目前途序在每条指令执行结束时都也许被外部中断打断

【解析】由于不采用Cache和指令预取技术,所以不可能从Cache以及在前一个指

令执行的时候取指令，所以每个指令周期中CPU必须访问一次主存取指令，故A正确。B

是显然正确。至少PC寄存器的内容会自加1,故C错误。由于机器处于“开中断”状态，

所以当前程序在每条指令执行结束时都可能被外部中断打断。

20.在系统总线的数据线上，不也许传播的是

A.指令B.操作数C.握手（应答）信号D.中断类型号

解答：C。握手（应答）信号在通信总线上传播。

21.某计算机有五级中断L4〜L0,中断屏蔽字为M4M3M2M1M0,Mi=l（0<i<4）表

达对Li级中断进行屏蔽。若中断响应优先级从高到低的次序是

L4TL0TL2TL1TL3,则L1的中断处理程

序中设置的中断屏蔽字是

A.11110B.01101C.00011D.01010

解答：Do高等级置0表达可被中断，比该等级低的置1表达不可被中断。

22.某计算机处理器主频为50MHz,采用定期查询方式控制设备A的I/O,查询程

序运行一次所用的时钟周期数至少为500o在设备A工作期间，为保证数据不丢

失,每秒需对其查询至少200次，则CPU用于设备A的I/O的时间占整个CPU时

间的比例至少是

A.0.02%B.0.05%C.0.20%D.0.50%

解答：Co每秒200次查询，每次500个周期，则每秒至少200X500=100000个

周期，100000^-50M=0.20%o

计算机构成原理真题

12.假定基准程序A在某计算机上的运行时间为100秒，其中90秒为CPI时

问，其他为I/O时间。若CPU速度提高50%,I/O速度不变，则运行基准程序A

所花费的时间是

A.55秒B.60秒C.65秒D.70秒

12.Do考查计算机性能指标的计算。

程序A的运行时间为100秒，除去CPU运行时间90秒,剩余10秒为10时间。CPU

提速后运行基准程序A所耗费的时间是T=901.5-10=70秒。

13.假定编译器规定int和short类型长度占32位和16位，执行下列C语

言语句

unsignedshortx=65530。

unsignedinty=x。

得到y的机器数为

A.00007FFAB.0000FFFAC.FFFF7FFAD.FFFF

13.Bo考查c语言中的类型转换。

将一个16位unsignedshort转换成一个32位的unsignedint,新表示形式的所有附口。位

FFFA都用0进行填充。X的16进制表示为FFFA,所以y的4六进制表示为0000FFFA。

14.float类型（即IEEE754单精度浮点数格式）能表达的最大正整数是

A.2126-2103B,2127-2,,）4C,2,27-2103D,2128-

14.Do考查IEEE754浮点数的性质。

IEEE754标准的单精度浮点数，是尾数采用隐藏位策略的原科表示，且阶码用移码表示

的浮点数。规格化的短浮点数的真值为：呼工7,S为符号位，E的取值为1〜254

（8位表示），f为23位;故float类型能表示的最大整数是L111…IxzWW\zAxQfaA

15.某计算机存储器按字节编址，采用小端方式寄存数据。假定编译器规定ini和

short型长度分别为32位和16位，并且数据按边界对齐存储。某C语言程序段

如下：

struct)inia。charboshortCo)record<>record.a=273<>

若record变量的首地址为0Xc008,则低至0Xc008中内容及rccord.c的地址分别

为

A.0x00>OxCOODB.OxOO、OxCOOEC.0x1OxCOOD.0x11、

OxCOOE

15.Do考置字符串的存储方式。

计算机存储器按字节编址，采用小端方式存放数据，即以数据的最低有效字节地址表示

数据地址。在存储器中，数据结构按边界对齐方式顺序存储，因此int型数据的地址必须是

4的倍数，short型数据地址必须是2的倍数。所以record.c的地址不可能为OxCOODo而273

的十六进制表示为0x00000111,故地址0xC0O8中内容应为低字节0x11,如下表所示。

地址OxCOOB0xC009□xOJOAOxCDOB

内容record,a(Oxll)record,a(0x01)record,a(0x00)record,a(0x00)

地址OxCOOCOxCOODOxCOOEOxCOOF

内容record,b-record,crecord.c

16.下列有关闪存（FlashMemory）的论述中，错浜的是

A.信息可读可写，并且读、写速度同样快

B.存储元由MOS管构成，是一种半导体存储器

C.掉电后信息不丢失，是一种非易失性存储器

D.采用随机访问方式，可替代计算机外部存储器

16.A。考查闪存（FlashMemory）的性质。

闪存是EEPROM的进一步发展，’可读可写，用MOS管的浮栅上有无电荷来存储信息，

它依然是ROM的一种，故写速度比读速度要慢不少（硬件常识）。闪存是一种非易失性存

储器，它采用随机访I可方式。现在常见的SSD固态硬盘，即由Flash芯片组成。

17.假设某计算机按字编址，Cache有4个行，Cache和主存之间互换的块为1

个字。。若Cache的内容初始为空，采用2路组相联映射方式和LRU替代算

法。当访问的主存地址依次为0,4,820,6,8,6,4,8时，命中Cache的次数是

A.1B.2C.3D.

17.Co考查组相联映射的Cache直换过程。

地址映射采用2路组相秩，则主存地址为0~1、右5、8〜9可映射到半。组Cache中，王

存地址为2~3、外7可映射到第1组Cache中。Cache置换过程如下表所示。

走向048一7068648

块。044880084

第。组

块10488008*848*

块29一2

第1组

块“一一666*66

18.某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用字段直

接编码法，共有33个微命令，构成5个互斥类，分别包括7、3、12、5和6个

微命令，则操作控制字段至少有

A.5位B.6位C.15位D.33位

18.Co考查微指令的编码方式。

操作控制字段采用字段直接编码法，将微命令字段分成若干个“可段，互斥类微命令可

组合在同一字段。根据微命令字段分段的原则：①互斥性微命令分在同一段内，相容性微命

令分在不同段内；②一般每个小段要留出一个状态，表示本字段不发出任何微命令。5个互

斥类分别需要3、2、4、3、3共15位。

19.某同步总线的时钟频率为100MHz,宽度为32位，地址/数据线复用，每传送

一次地址或者数据占用一种时钟周期。若该总线支持突发（猝发）传播方式，则一

次“主存写”总线事务传播128位数据所需要的时间至少是

A.20nsB.40nsC.50nsD.

19.Co考查总线传输性能的计算。

总线频率为100MHz,则时钟周期为10ns。总线宽度与存储字长都是32位，故每女传

送一个32位存储字。猝发式发送可以连续传送地址连续的数据。故总的传送时间为：传送

80ns地址IS】，，传送128位数据40ns,共需50ns。

20.下列有关USB总线特性的描述中，错误的是

A.可实现外设的即插即用和热拔插B.可通过级联方式连接多台外设

C.是一种通信总线，连接不一样外设D.同步可传播2位数据，数据传播率高

20.Do考查USB息线的特性（帛识）。

USB总线（通用串行总线）的特点有：①即插即用；②热插拨；⑤有很强的连接能力，

采用菊花链形式将所有外设连接起来，且不损失带宽；④有彳麦好的可扩充性，一个USB控

制器可扩充高达127个外部周边USB设备；⑤高速传输，速度可达480Mbps。所以A、B、

C都符合USB总线的特点。对于选项D,USB是串行总线，不能同时传输两位数据。

21.下列选项中，在I/O总线的数据线上传播的信息包括

I.I/O接口中的命令字II.I/O接口中的状态字III.中断类型号

A.仅I、nB.仅I、IIIC.仅II、IIID.I、II、

21.D。考查IO总线的特点。

IO接口与CPU之间的10总线有数据线、命令线和地址线。命令线和地址线都是单向

传输的，从CPU传送给LO接口，而10接口中的命令字、状态字以及中断类型号均是由

inio接口发往CPU的，故只能通过i/o总线的数据线传输.

22.响应外部中断的过程中，中断隐指令完毕的操作，除保护断点外，还包括

I.关中断H.保留通用寄存器的内容

in.形成中断服务程序入口地址并送PC

A.仅I、IIB.仅I、IIIC.仅II、IIID.I、II、

22.B。芍查卬斯隘指令。

在响应外部中断的过程中，中断隐指令完成的操作包括：①关中断；②保护断点；③引

出中断服务程序（形成中断服务程序入口地址并送PC）,所以只有I、in正确。n中的保存

n通用寄存器的内容是在进入中断服务程序后首先进行的操作。

计算机构成原理真题

12.某计算机主频为1.2GHz,其指令分为4类，它们在基准程序中所占比例及

CPI如下表所示

指令类型所占比例CPI

A50%2

B20%3

C10%4

D20%5

该机的MIPS数是

A.100B.200C.400D.600

12.C解读:基准程序的CPI=2*0.5+3*0.2+4*0.1+5*0.2=3

，计算机的主频为L2GHa,为1200MHz,该机器的是MIPS为1200/3=400。

13.某数采用TEEE754单精度浮点数格式表达为C6400000H,则该数的值是

A.-1.5X213B.-1.5x2,2C.-0.5xx2,3D.-0.5x212

13.A

解读：IEEE754单精度浮点数格式为C6400000H,二进制格式为

11000110010000000000000000000000,转换为规范的格式为：

S阶码尾数Y

11000110010000000000000000000000

因此,浮点数的值为-1.5x2"

14.某字长为8位的计算机中，已知整型变量x、y的机器数分别为[x]补

=11110100,[y]#=10110000o若整型变量z=2*x+y/2,则z的机器数为

A.11000000B.00100100C.10101010D.溢出

14.A解读：将x左移一位，y右移一位，两个数的补码相加的机器数为

11000000

15.用海明码对长度为8位的数据进行检/纠错时，若能纠正一位错。则校验位数

至少为

A.2B.3C.4D.

15.C

解析：设校验位的位数为尢数据位的位数为〃，应满足下述关系：2匕〃+*1。〃=8,

5当k=4时，2」（=16）＞8+4+1@3）符合要求，校验位至少是4位。

16.某计算机主存地址空间大小为256MB,按字节编址。虚拟地址空间大小为4

GB,采用页式存储经管，页面大小为4KB,TLB（快表）采用全相联映射，有4

个页表项，内容如下表所示。

有效位标识页框号♦••

0FF180H0C02H•••

13FFF1H0035H•••

002FF3H0351H•••

103FFFH015311…

则对虚拟地址03FFF180H进行虚实地址变换的成果是

A.0153180HB.0035180HC.TLB缺失D.缺页

16.A解读：虚拟地址为03FFF180H,其中页号为03FFFH,页内地址为180H,根

据题目中给出的页表项可知页标识为03FFFH所对应的页框号为0153H,页框号与

页内地址之和即为物理地址0153180IL

17.假设变址寄存器R的内容为1000H,指令中的形式地址为H；地址1000H中

的内容为H,地址H中的内容为3000H,地址3000H中的内容为4000H,则变址

寻址方式下访问到的操作数是

A.1000HB.HC.3000HD.4000H

17.D解读：根据变址寻址的重要措施，变址寄存器的内容与形式地址的内容相加

之后，得到操作数的实际地址，根据实际地址访问内存，获取操作数4000H。

变址寄存器形式地址

18.某CPU主频为1.03GHz,采用4级指令流水线，每个流水段的执行需要1个

时钟周期。假定CPU执行了100条指令，在其执行过程中，没有发生任何流水线阻

塞，此时流水线的吞吐率为

A.0.25义109条指令/秒B.0.97x1()9条指令/秒

C.1.0X109条指令/秒D.1.03x109条指令/秒

18.C解读：采用4级流水执行100条指令，在执行过程中共用

4+(100-1)=103个时钟周期。CPU的主频是L03GHz,也就是说每秒钟有1.03G

个时钟周期。流水线的吞吐率为L03G*100/103=1.0*109条指令/秒。

19.下列选项中，用于设备和设备控制器(I/O接口)之间互连的接口规范是

A.PCIB.USBC.AGPD.PCI-Express

19.B解读：设备和设备控制器之间的接口是USB接II,其他选项不符合，答案为

Bo

20.下列选项中，用于亮高RAID可靠性的措施有

I.磁盘镜像II.条带化III.奇偶校验IV.增长Cache机制

A.仅I、IIB.仅I、IIIC.仅I、III和IVD.仅II、III和IV

20.B解读：可以提高RAID可靠性的措施重要是对磁盘进行镜像处理和进行奇偶

校验。其他选项不符合条件。

21.某磁盘的转速为10000转/分，平均寻道时间是6ms,磁盘传播速率是20

MB/s,磁盘控制器延迟为0.2ms,读取一种4KB的扇区所需的平均时间约为A.

9msB.9.4msC.12msD.12.4ms

21.B解读：磁盘转速是10000转/分钟，平均转一转的时间是6ms,因此平均

查询扇区的时间是3ms,平均寻道时间是6ms,读取4KB扇区信息的时间为0.2

ms,信息延迟的时间为0.2ms,总时间为3+6+0.2+0.2=9.4ms<,

22.下列有关中断I/O方式和DMA方式比较的论述中，错误的是

A.中断I/O方式祈求的是CPU处理时间，DMA方式祈求的是总线使用权

B.中断响应发生在一条指令执行结束后，DMA响应发生在一种总线事务完毕后

C.中断I/O方式下数据传送通过软件完毕，DMA方式下数据传送由硬件完毕

D.中断I/O方式合用于所有外部设备，DMA方式仅合用于迅速外部设备

22.D解读：中断处理方式：在I/O设备输入每个数据的过程中，由于无需CPU

干预，因而可使CPU与I/O设备并行工作。仅当输完一种数据时，才需CPU花费极

短的时间去做些中断处理。因此中断申请使用的是CPU处理时间，发生的时间是在

一条指令执行结束之后，数据是在软件的控制下完毕传送。而DMA方式与之不一

样。DMA方式：数据传播的基本单位是数据块，即在CPL-与I/O设备之间，每次传

送至少一种数据块；DMA方式每次申请的是总线的使用权，所传送的数据是从设备

直接送入内存的，或者相反：仅在传送一种或多种数据块的开始和结束时，才需

CPU干预，整块数据的传送是在控制器的控制下完毕的。答案D的说法不对的，

计算机构成原理真题

12.程序P在机器M上的执行时间是20秒，编译优化后，P执行的指令数减少到本来

的70%,而CPI增长到本来的1.2倍,则P在M上的执行时间是。

A.8.4秒B.11.7秒C.14秒D.16.8秒

解：不妨设本来指令条数为x,那么原CPI就为20/x,通过编译优化后，指令条数

减少到本来的70%,即指令条数为0.7x,而CPI增长到本来的1.2倍，即24/x,那么目

前P在M上的执行时间就为指令条数*CPI=0.7x*24/x=24*0.7=16.8秒，选Do

13.若x=103,y=-25,则下列体现式采用8位定点补码运算实现时，会发生溢出的

是。

A.x+yB.-x+yC.x-yD.-x-y

解：8位定点补码表达的数据范围为-128〜127,若运算成果超过这个范围则会溢出，

A选项x+y=103-25=78,符合范围，A排除；B选项-x+y=；03-25=-128,符合范围，B排

除；D选项-x-y=-103+25=-78,符合范围，D排除；C选项x-y=103+25=128,超过了

127,选C。

该题也可按照二进制写出两个数进行运算观测运算的进位信息得到成果，不过这种

措施更为麻烦和耗时，在实际考试中并不推荐。

14.float型数据据常用IEEE754单精度浮点格式表达。假设两个float型变量x和丫分

别寄存在32位寄存器已和fz中,若(fi)=CC900000H,(f2)=B0C00000H,则x和y之间的

关系为。

A.x<y且符号相似B.x<y且符号不一样

C.x>y且符号相似D.x>y且符号不一样

解.(fl)和(f2)对应的二进制分别是()2和()2,根据IEEE754浮点数规范，可知

(fl)的数符为1,阶码为10011001,尾数为1.001,而(f2)的数符为1,阶码为

01100001,尾数为1.1,则可知两数均为负数，符号相似，B、D排除，(fl)的绝对值为

1001之26,(f2)的绝对值为1.1注30,贝地1)的绝对值比r2)的绝对值大，而符号为负，真

值大小相反，即(fl)的真值比(⑵的真值小，即x<y,选A。

此题尚有更为简便的算法，(fl)与(f2)的前4位为1100与1011,可以看出两数均为负

数，而阶码用移码表达，两数的阶码头三位分别为100和011,可知(fl)的阶码不小于

(f2)的阶码，又由于是IEEE754规格化的数，尾数部分均为l.xxx,则阶码大的数，真值的

绝对值必然大，可知(fl)真值的绝对值不小于(f2)真值的绝对值，由于都为负数，则

(fl)<(f2),即x<y°

15.某容量为256MB的存储器由若干4M电位的DRAM芯片构成，该DRAM芯片的地

址引脚和数据引脚总数是。

A.19B.22C.30D.36

解.4M咫位的芯片数据线应为8根，地址线应为log24M=22根，而DRAM采用地址

复用技术，地址线是本来的1/2,且地址信号分行、列两次传送。地址线数为22/2=11根，

因此地址引脚与数据引脚的总数为11+8=19根，选A。

此题需要注意的是DRAM是采用传两次地址的方略的，因此地址线为正常的二分之一，这

是诸多考生轻易忽视的地方此题需要注意的是DRAM是采用传两次地址的方略的，因此地

址线为正常的二分之一，这是诸多考生轻易忽视的地方。

采用指令Cache与数据Cache分离的重要目的是。A.减少Cache的缺失损失B.提高

Cache的命中率C.减少CPU平均访存时间D.减少指令流水线资源冲突

解.把指令Cache与数据Cache分离后,取指和取数分别到不一样的C