2025年大学《微机原理与接口技术》试卷及答案

2025年大学《微机原理与接口技术》试卷及答案一、选择题（每题2分，共20分）1.8086微处理器中，用于存储当前指令执行后状态信息的寄存器是（）A.AXB.BXC.CXD.FLAGS2.指令“MOVAL,[BP+5]”的源操作数默认段寄存器是（）A.CSB.DSC.ESD.SS3.8086在最小模式下，控制总线的“读内存”信号由（）引脚输出A.RDB.WRC.M/IOD.ALE4.若8086系统中，某存储单元的物理地址为23450H，段地址为2000H，则偏移地址为（）A.3450HB.345HC.0345HD.2345H5.8255A的端口A设置为方式1输出时，其状态信号OBF的有效电平是（）A.高电平B.低电平C.上升沿D.下降沿6.中断向量表中，类型号为20H的中断服务程序入口地址存储在（）A.00080H~00083HB.00020H~00023HC.00040H~00043HD.00060H~00063H7.动态RAM（DRAM）需要定期刷新的原因是（）A.存储电荷会泄漏B.集成度高C.速度快D.成本低8.8086的一个基本总线周期包含（）个T状态A.1B.2C.4D.69.若8086执行“OUT83H,AL”指令时，M/IO引脚的电平为（）A.高电平B.低电平C.先高后低D.先低后高10.以下哪种I/O控制方式适用于高速外设数据传输？（）A.查询方式B.中断方式C.DMA方式D.程序直接控制方式二、填空题（每空2分，共20分）1.8086微处理器的地址总线宽度为______位，可寻址的最大内存空间为______。2.指令“ADDAX,[SI]”的源操作数寻址方式是______。3.8259A的中断屏蔽寄存器（IMR）用于______。4.静态RAM（SRAM）的存储单元由______构成，动态RAM（DRAM）的存储单元由______构成。5.8086的ALE引脚功能是______，其有效电平为______。6.若8086系统中，CS=3000H，IP=0500H，则下一条要执行的指令物理地址是______。三、简答题（每题8分，共40分）1.简述8086微处理器中EU和BIU的功能分工及协作过程。2.说明存储器扩展中“字扩展”和“位扩展”的区别，并举例说明如何实现。3.8086的中断响应过程包含哪些关键步骤？4.8255A的方式0、方式1、方式2各有什么特点？5.总线周期中插入等待周期（Tw）的条件是什么？等待周期如何影响数据传输？四、分析题（每题10分，共20分）1.已知8086系统中，DS=2000H，BX=1000H，SI=0500H，内存单元[21500H]=34H，[21501H]=12H，[21502H]=56H，[21503H]=78H。分别执行以下指令后，AX寄存器的内容是多少？（1）LEAAX,[BX+SI]（2）MOVAX,[BX+SI]（3）MOVAX,2[BX+SI]2.某8086系统使用8255A扩展I/O接口，端口A设置为方式0输出，端口B设置为方式0输入，端口C上半部分（PC7~PC4）输出，下半部分（PC3~PC0）输入。请写出初始化8255A的控制字（假设控制端口地址为0FF83H），并说明各字段含义。五、设计题（20分）用8086微处理器设计一个32KB的RAM存储系统，要求使用4片6264（8K×8位）芯片，地址范围为0A0000H~0A7FFFH。请完成以下任务：（1）计算每片6264的地址范围；（2）设计地址译码电路（使用74LS138作为译码器），并画出简化的硬件连接图（标出地址总线、数据总线、控制信号及芯片间连接）；（3）说明译码逻辑（包括74LS138输入引脚的连接和输出有效条件）。答案一、选择题1.D2.D3.A4.A5.B6.A7.A8.C9.B10.C二、填空题1.20；1MB2.寄存器间接寻址（变址寻址）3.屏蔽特定中断源的中断请求4.触发器；电容5.地址锁存允许；高电平6.30500H三、简答题1.EU（执行单元）负责指令译码和执行，包括算术逻辑运算、寄存器操作等；BIU（总线接口单元）负责与内存/外设的总线操作，包括取指令、读写数据等。协作过程：EU从BIU的指令队列中取指令执行，若需要访问内存/外设，EU向BIU发出请求，BIU根据请求执行总线操作，结果返回EU；当指令队列有空时，BIU自动预取后续指令填充队列。2.位扩展（宽度扩展）：增加存储字的位数（如用8片1K×1位芯片组成1K×8位），各芯片数据线并联，片选信号和地址线并联；字扩展（容量扩展）：增加存储单元数量（如用2片1K×8位芯片组成2K×8位），各芯片地址线和数据线并联，片选信号由高位地址译码控制。3.关键步骤：①CPU在INTR引脚检测到中断请求（且IF=1）；②发送中断响应信号INTA；③外设通过数据总线发送中断类型号n；④CPU将FLAGS、CS、IP压栈，清除IF和TF；⑤根据n×4计算中断向量地址，从中读取IP和CS，转移到中断服务程序；⑥执行完后，通过IRET指令恢复FLAGS、CS、IP，返回主程序。4.方式0（基本输入/输出）：无联络信号，端口可独立设置为输入或输出，适用于简单I/O；方式1（选通输入/输出）：有固定联络信号（如STB、IBF、OBF、ACK），支持中断；方式2（双向选通）：仅端口A支持，同时具备输入和输出功能，有6个联络信号，支持双向数据传输和中断。5.插入Tw的条件：外设或内存速度较慢，无法在基本总线周期（4个T状态）内完成数据准备。Tw插入在T3和T4之间，每个Tw周期CPU等待一个时钟周期，直到外设通过READY引脚发出“准备好”信号（高电平），CPU退出等待，进入T4状态。Tw延长了总线周期，确保慢速设备与CPU同步。四、分析题1.（1）LEA取有效地址，BX+SI=1000H+0500H=1500H，故AX=1500H；（2）MOV取内存字单元内容，物理地址=DS×10H+BX+SI=20000H+1500H=21500H，低地址存低字节，故AX=1234H（[21500H]=34H，[21501H]=12H）；（3）MOV2[BX+SI]即偏移地址为BX+SI+2=1502H，物理地址=20000H+1502H=21502H，字单元内容为7856H（[21502H]=56H，[21503H]=78H），故AX=7856H。2.控制字格式：D7=1（控制字标志）；D6D5=00（端口A方式0）；D4=0（端口A输出）；D3=1（端口C上半部分输出）；D2=0（端口B方式0）；D1=1（端口B输入）；D0=1（端口C下半部分输入）。因此控制字为10001011B（8BH）。初始化指令：MOVDX,0FF83H；MOVAL,8BH；OUTDX,AL。五、设计题（1）4片6264组成32KB（4×8KB），地址范围0A0000H~0A7FFFH（共32KB=0x8000）。每片地址范围：芯片1：0A0000H~0A1FFFH（8KB）；芯片2：0A2000H~0A3FFFH（8KB）；芯片3：0A4000H~0A5FFFH（8KB）；芯片4：0A6000H~0A7FFFH（8KB）。（2）硬件连接图要点：8086地址总线A0~A19，数据总线D0~D7；6264的A0~A12接8086的A0~A12（8KB=2^13，需13位地址）；74LS138的A、B、C接A15、A14、A13（3位地址），G1接+5V，G2A和G2B接A19~A16的译码（确保A19~A16=0000，即0A0000H的高4位为0000）；74LS138的Y0~Y3分别接4片6264的CS（片选）；6264的OE接8086的RD，WE接8086的WR；数据总线直接相连。（3）译码逻辑：总地址范围0A0000H~0A7FFFH的二进制高7位（A19~A13）为0000101~0000111（0A0000H=000010100000000000000000，0A7FFFH=000010100111111111111111）。A19~A16=0000（固定），A15~A13=010~011（对应Y2~Y3？需重新计算：0A0000H的A15~A13=010（0A0000H=0x0A0000=二进制000010100000000000000000，A15=0，A14=1，A13=0？可能需调整）。正确译码：总地址范围0A0000H~0A7FFFH对应的A19~A13为0000100~0000111（0A0000H=0x0A0000=二进制000010100000000000000000，A1