2026年微电子专业电路设计能力评估试题及答案

2026年微电子专业电路设计能力评估试题及答案一、单项选择题（每题2分，共20分）1.在65nmCMOS工艺下，某反相器链驱动10fF负载，若第一级反相器输入电容为0.5fF，采用最优级数比例设计，级数N与级比例系数α应满足A.N=4，α=3.2B.N=5，α=2.8C.N=6，α=2.4D.N=7，α=2.1答案：C解析：最优级数N≈ln(CL/Cin)/lnα，取α≈e≈2.7，迭代得N=6，α=2.4时延迟最小。2.对于图1所示的共源放大器，若负载为理想电流源，晶体管沟长调制系数λ=0.1V⁻¹，静态电流ID=200μA，小信号增益|Av|为A.10B.20C.30D.40答案：B解析：ro=1/(λID)=50kΩ，gm=√(2μnCox(W/L)ID)=2mS，|Av|=gmro=20。3.在65nm工艺中，金属层M6与M7之间的垂直耦合电容主要由哪一因素决定A.侧壁面积B.平行板面积C.边缘电场D.通孔电阻答案：C解析：高层金属间距大，平行板分量小，边缘电场占主导。4.某SRAM单元在0.7V、125°C下读静态噪声容限（RSNM）下降的主要原因是A.阈值电压降低B.亚阈值斜率退化C.漏极诱导势垒降低（DIBL）D.载流子迁移率下降答案：B解析：高温下亚阈值斜率退化，导致SNM缩小。5.在电荷泵锁相环中，若鉴频鉴相器（PFD）死区时间为50ps，参考时钟周期10ns，则死区引入的参考杂散幅度约A.−40dBcB.−50dBcC.−60dBcD.−70dBc答案：C解析：死区引入的相位误差σt=50ps，杂散≈20log(2πσt/Tref)=−62dBc。6.对于图2所示的差分对，若输入共模电平升高，导致尾电流源进入三极管区，则跨导Gm将A.线性增大B.线性减小C.先增大后减小D.指数减小答案：B解析：尾电流源VDS下降，电流减小，Gm线性下降。7.在28nmFD-SOI工艺中，采用反向体偏置（RBB）降低泄漏电流时，阈值电压变化量ΔVT与体偏压VBS的关系为A.ΔVT∝ln(1+VBS)B.ΔVT∝√(VBS+2φF)C.ΔVT∝VBSD.ΔVT∝VBS²答案：B解析：FD-SOI体效应近似于bulkCMOS，ΔVT=γ(√(VBS+2φF)−√(2φF))。8.某10位SARADC采用单调开关切换，比较器噪声有效值0.2LSB，则其有效位数（ENOB）约A.9.2B.9.5C.9.8D.10.0答案：B解析：噪声引入的误差方差σ²=(0.2)²，ENOB=N−0.5log₂(1+12σ²)=9.5。9.在图3所示的交叉耦合振荡器中，若负阻−Gm=1.5Gp，其中Gp为谐振腔并联电导，则起振条件满足A.1.5Gp>GpB.1.5Gp=GpC.1.5Gp<GpD.与Gp无关答案：A解析：起振需−Gm>Gp，1.5Gp>Gp恒成立。10.对于片上LDO，若负载电流从1mA跳变至50mA，输出电压下冲ΔV与误差放大器增益带宽积（GBW）的关系为A.ΔV∝1/GBWB.ΔV∝1/GBW²C.ΔV∝GBWD.ΔV与GBW无关答案：A解析：下冲由带宽决定，ΔV≈ΔI/(Cout·GBW)。二、多项选择题（每题3分，共15分）11.下列哪些技术可同时降低动态功耗与静态功耗A.电源门控B.多阈值电压单元C.自适应体偏置D.时钟门控答案：A、B、C、D解析：四项均可协同降低总功耗。12.关于图4所示的共模反馈（CMFB）环路，下列说法正确的是A.环路增益需大于60dBB.相位裕度需大于45°C.CMFB带宽需大于差模带宽D.CMFB输入对管需匹配差模输入对管答案：A、B、D解析：CMFB带宽通常小于差模带宽，避免噪声折叠。13.在65nm以下工艺中，导致栅漏电流增大的因素包括A.栅氧厚度减小B.栅氧介电常数增大C.沟道掺杂浓度升高D.温度升高答案：A、D解析：隧穿电流与氧化层厚度指数相关，温度升高增强热发射。14.下列哪些结构可用于抑制电荷分享问题A.预充电到VDD/2B.采用传输门逻辑C.插入keeperD.增加评估管尺寸答案：A、C解析：keeper提供直流恢复路径，预充电到中间电平降低电荷差。15.对于图5所示的DLL，若延迟链为8级，参考时钟占空比40%，则输出时钟占空比可为A.40%B.50%C.60%D.25%答案：A、B、C解析：DLL仅校正相位，不校正占空比，输出占空比等于输入。三、判断改错题（每题2分，共10分）16.在亚阈值区，晶体管跨导gm与电流ID成正比。答案：错误，gm∝ID。17.对于相同面积的MOM电容，指状结构比平板结构具有更高的Q值。答案：正确。18.增加电源电压可提高SRAM写裕度，但会降低读裕度。答案：正确。19.在PLL中，降低环路带宽可抑制VCO相位噪声，但会延长锁定时间。答案：正确。20.采用双尾电流源可完全消除差分对的偶次谐波失真。答案：错误，仅降低不匹配引起的偶次失真。四、简答题（每题8分，共24分）21.简述在28nm工艺下，设计1.2V、10mA、1GHz的LC-VCO时，如何权衡电感Q值与调谐范围。答案：1)电感Q值主导相位噪声，Q∝L/Rs，增大线宽降低Rs，但寄生电容增加，调谐范围减小；2)采用3.5匝八角形对称电感，内径120μm，线宽8μm，间距2μm，Q≈18@1GHz；3)开关电容阵列采用5位二进制权重，单位MOM电容2fF，调谐范围20%；4)尾电流源采用1:2可切换阵列，降低1/f噪声上变频；5)采用AM-to-FM抵消技术，在漏端串联2pH小电感，抵消非线性Cgd；6)最终相位噪声−112dBc/Hz@1MHz，调谐范围1.8–2.2GHz，功耗12mW。22.说明在超低功耗SoC中，采用近阈值计算（NTC）时，SRAM位单元设计面临的挑战及对策。答案：挑战：a)读/写裕度急剧退化，SNM<50mV；b)工艺波动导致失效概率上升；c)漏电流占动态功耗比例增大。对策：1)采用8T双端口单元，隔离读位线，提高RSNM；2)字线电压自举，写操作时WL升高至VDD+200mV；3)列级自适应电压调节，读VDD=0.5V，写VDD=0.7V；4)引入可恢复位线预充电至300mV，降低位线摆幅；5)采用位交错与ECC联合，纠正单比特错误；6)布局采用栅极对齐与dummy扩散条，降低随机掺杂波动。23.描述一种用于12位、100MS/sSARADC的异步逻辑时序控制方案，并给出关键路径延迟估算。答案：方案：1)比较器完成信号触发本位DAC建立，同时启动下一位转换；2)采用延迟线复制DAC建立时间，避免全局时钟；3)关键路径：比较器延迟+DAC建立+触发器建立，共3级；4)比较器延迟400ps，DAC建立时间600ps，触发器建立100ps；5)单周期延迟1.1ns，100MS/s裕量10%；6)采用动态寄存器，降低切换功耗0.8pJ/conv-step；7)引入冗余位+前台校准，校正比较器失调<0.5LSB。五、计算题（共31分）24.（10分）图6为两级米勒补偿运算放大器，已知：VDD=1.8V，CL=10pF，Cc=3pF，Rz=200Ω，第一级gm1=2mS，ro1=100kΩ，第二级gm2=10mS，ro2=20kΩ。求：1)低频开环增益Av0；2)单位增益带宽GBW；3)相位裕度PM。答案：1)Av0=gm1ro1·gm2ro2=2mS×100kΩ×10mS×20kΩ=4×10⁴=92dB；2)主极点ωp1=1/(ro1gm2ro2Cc)=1/(100k×10m×20k×3p)=1.67×10⁴rad/s，GBW=Av0·ωp1/(2π)=4×10⁴×1.67×10⁴/2π≈106MHz；3)次极点ωp2=gm2/CL=10m/10p=1Grad/s，零点ωz=1/(RzCc−1/gm2)=1/(200×3p−1/10m)=1/(600p−100p)=2Grad/s，PM=90°−arctan(GBW/ωp2)+arctan(GBW/ωz)=90°−6.0°+28°≈112°，考虑寄生极点@500MHz，实际PM≈65°。25.（10分）某芯片采用片上LDO供电，负载电流0–50mA，输出电容Cout=4.7μF，ESR=50mΩ，误差放大器GBW=5MHz，输出电压1.2V。求：1)负载阶跃50mA下的下冲ΔV；2)若将GBW提高至20MHz，下冲降低多少百分比；3)为保证下冲<50mV，最小GBW。答案：1)ΔV≈ΔI/(Cout·2πGBW)=50m/(4.7μ×2π×5M)=33.9mV；2)GBW=20MHz，ΔV=8.5mV，降低(33.9−8.5)/33.9=75%；3)设ΔV<50mV，GBW>ΔI/(Cout·2π·50m)=50m/(4.7μ×2π×50m)≈33.8MHz。26.（11分）图7为3级环形振荡器，单级延迟单元采用电流饥饿型反相器，电源电压1.0V，阈值电压VTn=|VTp|=0.3V，迁移率μnCox=300μA/V²，μpCox=120μA/V²，(W/L)n=2μm/40nm，(W/L)p=5μm/40nm，负载电容CL=20fF。求：1)单级平均电流Iavg；2)单级延迟τd；3)振荡频率fosc；4)若采用正向体偏置VBS=0.3V，VT降至0.25V，新频率及频率提升百分比。答案：1)饱和电流In=0.5μnCox(W/L)(VDD−VT)²=0.5×300μ×(2μ/40n)×(0.7)²=3.68mA，Ip=0.5×120μ×(5μ/40n)×(0.7)²=3.68mA，Iavg=(In+Ip)/2=3.68mA；2