CN118093020B 数据预取方法、装置、电子设备、电子装置和介质 （海光信息技术股份有限公司）

2获取表征所述内存的使用率的性能数据；所述性能数据包括所述内存的平均访问延根据所述性能数据动态地调节所述预取器的激进级别，其中，所述激在所述平均访问延迟小于第一阈值的情况下，增加所述预取在所述平均访问延迟大于第二阈值的情况下，降低所述预取计算所述历史平均访问延迟时间和所述当前平均访问延迟时间的加权平均值，其中，基于所述时间窗口内未命中缓存的总延迟时间以及所述访问回填个数计算所述当前所述根据所述性能数据调节所述预取器的激3所述处理器核心配置成：获取表征所述内存的使用率的性能数据，以在所述平均访问延迟小于第一阈值的情况下，增加所述预取在所述平均访问延迟大于第二阈值的情况下，降低所述预取计算所述历史平均访问延迟时间和所述当前平均访问延迟时间的加权平均值，其中，基于所述时间窗口内未命中缓存的总延迟时间以及所述访问回填个数计算所述当前所述根据所述性能数据调节所述预取器的激4获取单元，配置成获取表征内存的使用率的性能数据；所述在所述平均访问延迟小于第一阈值的情况下，增加所述预取在所述平均访问延迟大于第二阈值的情况下，降低所述预取计算所述历史平均访问延迟时间和所述当前平均访问延迟时间的加权平均值，其中，所述根据所述性能数据调节所述预取器的激5执行指令。现有CPU架构中，程序指令与数据一般保存在DRAM内存(动态随机存取存储器，表征内存的使用率的性能数据包括：获取内存在时间窗口之前的历史平均访问延迟时间；平均访问延迟来调节激进级别；利用延迟计数器记录时间窗口内未命中缓存的总延迟时67[0029]本公开中使用了流程图来说明根据本公开的实施例的方法的步骤。应当理解的核心共享；二级(L2)缓存存储器的访问速度和容量都介于L1缓存存储器与LLC缓存存储器8[0039]步骤S12：通过地址翻译器101将预取请求的预取虚拟地址翻译为预取物理地[0046]步骤S10：CPU核输出访问请求的目标数据/指令的虚拟地址至地址翻译器101(例9[0048]在高性能CPU中，对于数据/指令的虚拟地址的预取往往与正常的数据/指令读取的，而由于预取操作的重要性和优先级均低于CPU读取数据或指令的重要性和优先级，因是预取中正确的数量与预取总数的比值；Coverage是指Demand请求(程序中访存指令产生的请求)命中了预取数据的数量与Demand请求总数的比值；Lateness是指预取正确但是发[0051]预取激进级别(PrefetcherAggressiveness)：预取器进行预取的预取激进级别[0052]并发多线程(Simultan发射的高性能CPU核在执行单线程时，它内部的多个执行单元及硬件资源在绝大部分时间公开实施例的数据预取方法可以针对不同的预取器分别设置激进级别或者针对两个或更[0060]图2示出了根据本公开一些实施例的数据预取方法的示意性流程图，该方法包括请求会导致访存延迟变长和缓存污染增加等问题，这些问题会对CPU的性能产生较大的负[0068]作为示例，电子设备的未命中状态处理寄存器(Miss_statusHandlingRegisters,MSHR)是用来记录每一项未完成的CacheMiss事件，其记录的信息通常包括地[0071]作为一种实现方式，接下来将描述在性能数据包括内存的平均访问延迟的情况[0073]根据本公开的一些实施例，为了获取平均访问延迟，可以对CPU的架构做一些改对当前平均访问延迟时间和历史平均访问延迟时间进行加权平均，计算得到平均访问延到MSHR中的新增时间戳域。当一笔CacheMiss的请求数据回填时，使用当时的时间减去[0078]根据本公开的一些实施例，上文提及的电子算设备中的缓存可以是多级缓存架均访问延迟，将(当前窗口平均访问延迟+历史访问延迟计数器)/2的值更新到历史访问延确度下降，为了避免过多不精准的预取请求导致访存延迟变长和污染缓存数据增加等问0Confidence>＝611Confidence>＝522Confidence>＝423Confidence>＝334Confidence>＝23图3描述的过程来调整Stride预取器的激进级别，激进级别与置信度条件以及预取数量可进级别。备1000可以包括处理器1010以及非易失性存储器(NonVolatileMemory)NVM1060以及动接关系仅仅是具有混合内存架构的电子设备的一种示例，图5中所示的DRAM1070和NVM结构进行具体的限定，且电子设备中还可以包括除DRAM1070和[0105]内存控制器1030是电子设备1000内部控制内存并且使内存与处理器1010(例如立于内存控制器1030。另一种情况下，NVM控制器和DRAM控制器也可以集成在内存控制器的是，实际应用中，NVM控制器还可以通过PCI高速总线、直接管理接口(DirectMediaInterface,DMI)总线等其他类型的总线与NVM连接。DRAM1070具有访问速度快的优点。处理器1010能够高速访问DRAM1070，对DRAM阻变存储器(ResistiveRandomAccessMemory，RRAM)、磁性存储器(MagneticRandom控制器1030确定访存请求中的目标地址没有命中DRAM1070时，内存控制器1030才从NVM1050可以配置成根据调节后的激进级别[0119]根据本公开的一些实施例，CPU核1020利用时间窗口计数器记录时间窗口包括以[0121]根据本公开实施例的电子设备能够实现数据访问、预取[0123]如图6所示，数据预取装置2000包括获取单元2010、调节单元2020以及预取单元[0126]根据本公开的一些实施例，获取单元2010获取表征内存的使用率的性能数据包[0128]根据本公开的一些实施例，获取单元2010获取表征内存的使用率的性能数据包[0135]处理器3010可以根据存储在存储器3020中的程序执行各根据本公开一些实施例的计算机可读存储介储介质包括但不限于易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。非易失性存储器例如可以包括只读