《FPGA应用技术及实践》-情境二

第二讲

CPLD/FPGA结构与应用FPGA-FieldProgrammableGateArrayCPLD-ComplexProgrammableLogicDevice1.概述

2.简单PLD原理

3.CPLD的结构与可编程原理

4.FPGA结构与工作原理

5.硬件测试技术

6.FPGA/CPLD产品概述

7.编程与配置

8.IP核第二讲

CPLD/FPGA结构与应用1.概述基本PLD器件的原理结构1.概述可编程逻辑器件的发展历程可编程逻辑器件的分类按集成度分类可编程逻辑器件的分类√1.概述

2.简单PLD原理

3.CPLD的结构与可编程原理

4.FPGA结构与工作原理

5.硬件测试技术

6.FPGA/CPLD产品概述

7.编程与配置

8.IP核第二讲

CPLD/FPGA结构与应用2.2简单PLD原理电路符号表示

常用逻辑门符号与现有国标符号的对照电路符号表示PROMPROM可编程原理PROMPROM可编程原理PLAPALPAL器件优点：①使用方便、设计灵活、减少了硬件规模，提高了可靠性；②为研制工作和小批量产品提供了方便。缺点：①采用熔丝工艺，编程可不可修改，研制工作中造成较大浪费；②种类繁多，结设计和使用带来不便。为了克服PAL缺点，推出GAL器件，其特点为：•采用电擦除方式，可重复编程；•采用宏单元，增加了器件的通用性。GALGAL的OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等，为逻辑电路设计提供了极大的灵活性。由于具有结构重构和输出端的任何功能均可移到另一输出引脚上的功能，在一定程度上，简化了电路板的布局布线，使系统的可靠性进一步地提高。GAL的出现是复杂PLD的里程碑。1.概述√2.简单PLD原理

3.CPLD的结构与可编程原理

4.FPGA结构与工作原理

5.硬件测试技术

6.FPGA/CPLD产品概述

7.编程与配置

8.IP核第二讲

CPLD/FPGA结构与应用3.CPLD的结构与可编程原理简单PLD器件被取代的原因：(1)阵列规模较小，资源不够用于设计数字系统。当设计较大的数字逻辑时，需要多片器件，性能、成本及设计周期都受影响。(2)片内寄存器资源不足，且寄存器的结构限制较多(如，有的器件要求时钟共用)，难以构成丰富的时序电路。(3)I／O不够灵活，限制了片内资源的利用率。(4)编程不便，需用专用的编程工具，对于使用熔丝型的简单PLD更是不便。(5)不能完全杜绝编程数据的非法抄袭。3.CPLD的结构与可编程原理CPLD即复杂可编程逻辑器件。在流行的CPLD中，Altera的MAX7000S系列器件具有一定典型性。MAX7000S系列器件包含32-256个逻辑宏单元，每16个逻辑宏单元组成一个逻辑陈列块（LAB）。MAX7000结构中包含五个主要部分，即逻辑宏单元、逻辑陈列块、扩展乘积项、可编程连线阵列和I/O控制块。3.CPLD的结构与可编程原理3.CPLD的结构与可编程原理3.CPLD的结构与可编程原理3.CPLD的结构与可编程原理3.CPLD的结构与可编程原理1.概述

2.简单PLD原理√3.CPLD的结构与可编程原理

4.FPGA结构与工作原理

5.硬件测试技术

6.FPGA/CPLD产品概述

7.编程与配置

8.IP核第二讲

CPLD/FPGA结构与应用4.FPGA结构与工作原理什么是查找表？一个N输入查找表（LUT，LookUpTable）可以实现N个输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。输入多于N个函数、方程必须分开用几个查找表实现。4.FPGA结构与工作原理4.FPGA结构与工作原理在Cyclone器件里面存在大量LAB右图所示的LE排列成LAB阵列构成CycloneFPGA丰富的编程资源。4.FPGA结构与工作原理5.硬件测试技术

内部逻辑测试在设计时加入用于测试的部分逻辑，即进行可测性设计(DFT，DesignForTest)，在设计完成后用来测试关键逻辑。在ASIC设计中的扫描寄存器，是可测性设计的一种，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。5.硬件测试技术JTAG边界扫描测试6.FPGA/CPLD产品概述Altera公司FPGA和CPLD器件系列Altera公司是20世纪90年代以来发展较快的PLD生产厂家。在激烈的市场竞争中，Altera公司凭借其雄厚的技术实力，独特的设计构思和功能齐全的芯片系列，挤身于世界最大的可编程逻辑器件供应商之列。有资料显示，目前该公司的PLD产品与Xilinx公司的PLD产品约占了PLD市场的60%。6.FPGA/CPLD产品概述Altera产品的基本构造块是逻辑单元。在Classic、MAX3000A、MAX5000、MAX7000、MAX9000系列中，逻辑单元称为宏单元(Macrocell)，宏单元由可编程的“与阵”和固定的“或阵”构成；MAX器件的宏单元分解组合逻辑的功能很强，一个宏单元可以分解数十个组合逻辑输入，因此MAX系列的产品较适合设计组合逻辑电路。6.FPGA/CPLD产品概述FLEX8000、FLEX6000、FLEX10K、APEX20K、ACEX1K等系列的逻辑单元(LE)则采用查找表(LUT，Look-UpTable)结构来构成。FLEX器件的制造工艺允许它拥有较多的LUT与触发器，其逻辑单元的数量远高于前者，因此采用LUT的ACEX等产品更适合用来设计需要用到大量触发器的复杂时序逻辑电路。6.FPGA/CPLD产品概述由于PLD器件都具有可重复编程的功能，所以其内部必须采用一定的工艺来实现这种功能。FLEX8000、FLEX6000、FLEX10K、APEX、ACEX1K等系列采用SRAM(静态随机存储器)工艺，MAX3000A、MAX7000、MAX9000系列则采用E2PROM(电可擦除可编程存储器)工艺，而早期的Classic、MAX5000系列则大多采用EPROM(紫外线擦除的可编程存储器)工艺。6.FPGA/CPLD产品概述MAX7000系列的结构特点MAX7000系列是Altera公司目前销量最大的产品，属于高性能、高密度的CPLD，其制造工艺采用了先进的CMOSEEPROM技术。该系列器件的特点主要有：采用第二代多阵列矩阵(MAX)结构。

MAX7000S系列通过标准的JTAG接口(IEEEStd.1149.1-1990)，支持在系统可编程(ISP，InSystemProgrammable)。6.FPGA/CPLD产品概述(3)集成密度为600～5000个可用门。(4)引脚到引脚之间的延时为6ns，工作频率最高可达151.5MHz。(5)3.3V或者5V电源供电：(6)在可编程功率节省模式下工作，每个宏单元的功耗可降到原来的50%或更低。(7)高性能的可编程连线阵列(PIA)提供一个高速的、延时可预测的互连网络资源。6.FPGA/CPLD产品概述(8)每个宏单元中可编程扩展乘积项(Product-Terms)可达32个。(9)具有可编程保密位，可全面保护你的设计思想6.FPGA/CPLD产品概述2.FLEX10K系列的结构特点FLEX(FlexibleLogicElementMatrix，灵活逻辑单元矩阵)系列是Altera公司推出的主流产品，具有高密度、在线配置、高速度与连续式布线结构等特点。6.FPGA/CPLD产品概述FLEX10K系列是Altera于1998年推出的。它的集成度达到了10万门级，而且，它还是业界首次集成了嵌入式阵列块EAB的芯片。所谓EAB，实际是一种大规模的SRAM资源，它可以被方便地设置为RAM、ROM、FIFO以及双口RAM等存储器。EAB的出现极大地拓展了PLD芯片的应用领域。6.FPGA/CPLD产品概述FLEX10K系列的特点包括：(1)高密度，典型门数达10000～250000，逻辑单元数为576～12160。(2)功能更强大的I/O引脚，每一个引脚都是独立的三态门结构，具有可编程的速率控制。(3)嵌入式阵列块(EAB)，每个EAB提供2K比特位，可用来作存储器使用或者用来实现逻辑功能。6.FPGA/CPLD产品概述(4)逻辑单元采用查找表(LUT)结构。(5)采用连续式的快速通道(FastTrack)互连，可精确预测信号在器件内部的延时。(6)实现快速加法器和计数器的专用进位链。(7)实现高速、多输入逻辑函数的专用级联链。6.FPGA/CPLD产品概述3.ACEX系列器件ACEX系列是Altera公司于2000年提供的一种高性能、低功耗的高密度器件，它综合了查找表结构与EABs。其中，基于LUT的逻辑功能优化了数据通道和寄存器的性能与效率，而EAB则能实现RAM、ROM、双口RAM、FIFO等各种存储器功能。ACEX1K较适合于需要复杂的逻辑功能和存储器功能的应用场合，如DSP(数字信号处理)、宽带数据通道控制以及数据传输、微处理器与通信领域等。6.FPGA/CPLD产品概述ACEX系列包含ACEX1K和ACEX2K系列。ACEX1K系列基于创新的0.22/0.18μm混合工艺，密度为10000～100000门。ACEX2K系列基于0.18μm工艺，密度为20000～150000门。所有的ACEX系列器件兼容PCI局部总线规范，支持锁相环电路。ACEX具有较高性价比，它的高密度非常适用于对价格敏感的高密度解决方案，而其高性能则可以满足各种性能的需求。ACEX1K可用MAX+plusⅡ作为开发工具。6.FPGA/CPLD产品概述4.APEX系列器件简介APEX20K是具有多核结构的PLD器件，所谓“多核”，是指该器件不但有查找表(LUT)，还有乘积项(ProductTerm)与嵌入式存储器(Memory)。APEX20K系列芯片多核结构使其同时具备了前述几种芯片(MAX、FLEX等)的高速与高密度的优点，而这正是进行系统级设计所需的性能。6.FPGA/CPLD产品概述APEX20K系列芯片的主要特点有：(1)高密度。该系列芯片的典型门数达到30000～1500000门(最大系统门数达113000～2392000门)；逻辑单元数最低1200个，最高可达51840个。另外，其内部集成的RAM位数最高可达442368位，最低也有24576位。(2)可低功耗运行。该系列芯片支持1.8～2.5V供电电压，其I/O接口支持多电压的连接：1.8V、2.5V、3.3V、5V(仅APEX20KE芯片外接电阻时可承受)，其ESB能提供可编程的节能模式选择。6.FPGA/CPLD产品概述(3)灵活的时钟管理。提供了最多8个全局时钟信号，且通过4个时钟锁相(PLL)，减少了时钟的延迟与偏移，速度高达822MHz。(4)先进的互连结构。有4级快速互连结构，提供了快速且可预测的互连延迟。(5)APEX的多核架构将逻辑资源和存储器集成在一个体系内部，从而有可能不需使用多个器件即可实现系统级设计，节省了PCB板的空间，简化了复杂设计的实现。6.FPGA/CPLD产品概述(6)APEX的ESB可以用来实现逻辑功能或者是各种存储器功能，如双口RAM、ROM、FIFO、嵌入式的CAM(ContentAccessMemory，内容可寻址存储器)；此外，多个ESB联合使用时可以产生数据位数更大的存储器，从而确保为系统提供所需要的各种宽度和容量的存储器。6.FPGA/CPLD产品概述(7)每个I/O引脚都由一个I/O单元(IOE)馈送，这些IOE分布于快速通道(FastTrack)互连线各行、列的末端。每个IOE具备一个寄存器，可用作输入或输出寄存器。(8)APEX使用Altera公司的新一代开发工具QuartusⅡ进行开发，该软件特别适合于新器件和大规模FPGA的开发。6.FPGA/CPLD产品概述2.Lattice公司CPLD器件系列3.Xilinx公司的FPGA和CPLD器件系列1）Virtex-4系列FPGA2）SpartanⅡ&Spartan-3&Spartan3E器件系列3）XC9500&XC9500XL系列CPLD7.编程与配置目前常见的大规模可编程逻辑器件的编程工艺有三种：1．基于电可擦除存储单元的EEPROM或Flash技术。2．基于SRAM查找表的编程单元。3．基于反熔丝编程单元。一、IP核复用技术1．IP与IP核IP（IntellectualProperty）原意为知识产权、著作权，在IC设计领域指实现某种功能的设计。完成某种功能的虚拟电路模块。又称为虚拟部件（VC，VirtualComponent）。它是以HDL语言描述的构成VLSI中各种功能单元的软件群。IP核（IP模块）8.IP核8.IP核（1）软核（SoftCore）定义：功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的HDL模型。指在寄存器级或门级对电路功能用HDL进行描述的设计模块；用户可修改，具有最大的灵活性；主要用于接口、算法、编码、译码和加密模块的设计。8.IP核（2）硬核（HardCore）指以版图形式描述的设计模块。基于一定的设计工艺，针对某一具体芯片，用户不能改动。常用硬核有存储器、模拟器件及接口。（3）固核（FirmCore）介于硬核和软核之间；用户可重新定义关键的性能参数，内部连线可重新优化。8.IP核典型的IP核微处理器核（MPUcore）数字信号处理器核（DSPcore）存储器核（Memorycore）特定功能核（如MPEG）标准接口核（Ethernet、USB、PCI及IEEE1394核)处理器核（MCU）RAM/ROMDSP核A/DD/APCI接口或USB接口I/O单元由IP核构成片上系统SOC8.IP核2．IP核复用（IPReuse）越来越多的公司投入IP核的开发，IP核已作为一种商品广泛销售和使用。运用IP核技术可以缩短硬件开发时间，避免重复劳动，保证大规模器件的性能，提高其可靠性。电子系统的设计：自行设计IP或购买第三方的IP→在功能上进行整合→迅速形成产品8.IP核IP产品微处理器（如8031、80C51）数字信号处理器（DSP）RAM和ROM通用串行接口（如8251）并行输入输出接口（PIO）直接存储器存取（DMA）PCI总线控制器中断控制器（如8259）8.IP核二、片上系统（SOC，SystemonaChip）1．定义把一个完整的系统集成在一个芯片上，或用一个芯片实现一个功能完整的系统。包括CPU、I/O接口、存储器，以及一些重要的模拟集成电路。用户通过编程完成设计优点：风险小，费用低，