基于 FPGA 的 DDS 信号发生器 完整实战案例

基于FPGA的DDS信号发生器完整实战案例一、项目参数（固定好，方便计算）系统时钟：50MHz相位累加器位宽：32bit波形ROM深度：1024×8bit（10位地址，8位数据）输出波形：正弦波、方波、三角波、锯齿波控制：按键调频显示：数码管显示频率输出：DAC8bit输出模拟波形DDS核心公式输出频率：f_out=FWORD×50MHz/2^32频率分辨率：f_step=50MHz/4294967296≈0.0116Hz二、模块划分（最标准架构）clk_div时钟分频（给按键/显示）key_debounce按键消抖freq_ctrl频率控制字生成dds_coreDDS核心（相位累加器+ROM地址）wave_rom波形数据ROMseg7_scan数码管显示top顶层模块三、完整Verilog代码1.DDS核心模块dds_core.vverilogmoduledds_core(inputclk,inputrst_n,input[31:0]fword,//频率控制字output[9:0]rom_addr//输出ROM地址);reg[31:0]phase_acc;always@(posedgeclkornegedgerst_n)beginif(!rst_n)phase_acc<=32'd0;elsephase_acc<=phase_acc+fword;endassignrom_addr=phase_acc[31:22];//取高10位做地址endmodule2.波形ROM模块wave_rom.v你可以用MATLAB/IP生成，这里给你可直接用的简化版：verilogmodulewave_rom(inputclk,input[9:0]addr,input[1:0]wave_sel,//00:正弦01:方波10:三角11:锯齿output[7:0]wave_data);//正弦波数据（1024个点，简化示例，完整数据我可以给你）reg[7:0]sin_rom[1023:0];initial$readmemh("sin_1024.mif",sin_rom);reg[7:0]data;always@(posedgeclk)begincase(wave_sel)2'b00:data<=sin_rom[addr];//正弦2'b01:data<=addr[9]?8'd0:8'd255;//方波2'b10:data<=addr[9]?(~addr[8:0]):addr[8:0];//三角2'b11:data<=addr[9:0];//锯齿endcaseendassignwave_data=data;endmodule3.顶层模块top_dds.v（最关键）verilogmoduletop_dds(inputclk,inputrst_n,inputkey_add,inputkey_sub,input[1:0]wave_sel,output[7:0]wave_data,//DAC输出output[5:0]seg_en,output[7:0]seg_data);wire[31:0]fword;wire[9:0]rom_addr;//频率控制freq_ctrlu_freq(.clk(clk),.rst_n(rst_n),.key_add(key_add),.key_sub(key_sub),.fword(fword));//DDS核心dds_coreu_dds(.clk(clk),.rst_n(rst_n),.fword(fword),.rom_addr(rom_addr));//波形输出wave_romu_wave(.clk(clk),.addr(rom_addr),.wave_sel(wave_sel),.wave_data(wave_data));//数码管显示频率seg7_scanu_seg(.clk(clk),.rst_n(rst_n),.freq(fword),.seg_en(seg_en),.seg_data(seg_data));endmodule四、Vivado实战工程步骤（零基础也能做）1.新建工程选择芯片：xc7a35tcsg324-1添加所有.v文件生成ROMIP或直接加载mif文件2.引脚约束（XDC）plaintextset_propertyPACKAGE_PINV11[get_portsclk];#50MHzset_propertyPACKAGE_PING12[get_portsrst_n]set_propertyPACKAGE_PINF12[get_portskey_add]set_propertyPACKAGE_PINH12[get_portskey_sub]set_propertyPACKAGE_PINJ13[get_portswave_sel[0]]set_propertyPACKAGE_PINK13[get_portswave_sel[1]]set_propertyPACKAGE_PINU16[g