【《扫描链技术发展现状文献综述》2800字】

扫描链技术发展现状文献综述外部输入测试向量的扫描链技术从上世纪七十年代开始产生，由于近几十年芯片结构复杂程度逐渐加剧，外部输入测试向量的扫描链技术的重要性也越来越被凸显[4]。针对芯片和板级互联的测试，联合测试工作组（JTAG）提出了一种芯片测试的边界扫描标准，并和IEEE组织合作开发标准，被称为IEEE1149.1标准[5]。如图1.1所示，基于IEEE1149.1的测试协议的电路结构，主要分为指令寄存器，旁路寄存器，数据寄存器，测试存取端口，TAP控制器等。针对当时芯片外部引脚测试困难的情况，电路中在每个芯片引脚与芯片内部逻辑相连的部分放入一个定制结构的寄存器，称为扫描单元，这个扫描单元在测试电路运行时，所有寄存器被串联成扫描链，数据从TDI端输入进来，沿着扫描链传递至目标扫描单元，完成对目标引脚的激励，然后输出至TDO，检测输出值[6]。IEEE1149.1标准的测试结构同时也可以通过扫描单元的功能输出端把测试激励传送到互联的芯片上，以此测试芯片间的互联。在不使用测试模式的情况下，扫描链被拆散，数据从扫描链的功能输入和功能输出通过，不影响芯片的正常功能。由于芯片结构的复杂化，需要对芯片中的IP等进行测试，所以于2005年通过针对芯片嵌入式内核测试的IEEE1500标准，描述了一种针对包装嵌入式内核的测试实现[7]。IEEE1500的逻辑与IEEE1149.1的逻辑有一定的相似性，IEEE1500是在嵌入式内核的周围加上扫描单元，内核的每个端口对应一个扫描单元。IEEE1500标准的电路图如图1.2所示，IEEE1500的结构主要分为测试壳串行输入，指令寄存器，旁路寄存器，用户自定义存器等。扫描单元可以组成扫描链，以此来传输测试激励，达到测试目的。不同之处在于，IEEE1500不含TAP控制器，不需要像IEEE1149.1一样进行复杂的状态机转换，使得其再应用上更为灵活。由于芯片规模的持续增加，像IEEE1500和IEEE1149.1的测试思路都是把扫描单元串接成扫描链进行测试，但是由于芯片规模的持续增大，把所有的测试单元都串接成扫描链的形式会使得测试激励再扫描链中的传输时间长，测试激励覆盖所有扫描单元的时间消耗较大，为此又提出了IEEE1687的测试规定，从而避免了较长的扫描链的生成[8]。段插位SIB控制网络是IEEE1687的重要组成部分。IEEE1687SIB控制网络如1.3图所示，SIB控制网络主要由TAPC，SIB和TDR构成。其工作时先通过toscanin向updatebit中输入数值，再根据其中的数值决定是否往TDR中输入数值。TDR中的数值作用于芯片中的嵌入式内核。目前主流的针对电路中的触发器和组合逻辑的测试技术为内建自测试和扫描链测试技术[9]。内建自测试：内建自测试是把测试激励生成电路和测试结果处理电路内置在芯片中，而不需要有外部输入测试激励和输出测试结果进行比较[10]。其电路可以分为测试控制器，输出相应压缩器，输出比较器，待测电路等。其中测试控制器控制输入选择模块选择原始信号输入或硬件测试向量生成器生成的测试向量。而测试控制器的使能则由测试信号进行控制输入选择模块得到的信号由测试控制器控制输出到输出响应压缩器中，并输出一个原始输出。输出响应压缩器经特征值作用输出到比较器中用来跟测试控制器预存到ROM中的期望响应进行对比，来判断电路中是否存在故障，以上，就是BIST电路完整的作用原理。其中测试控制器控制输入选择模块选择原始信号输入或硬件测试向量生成器生成的测试向量。而测试控制器的使能则由测试信号进行控制输入选择模块得到的信号由测试控制器控制输出到输出响应压缩器中，并输出一个原始输出。输出响应压缩器经特征值作用输出到比较器中用来跟测试控制器预存到ROM中的期望响应进行对比，来判断电路中是否存在故障，以上，就是BIST电路完整的作用原理[11]。由于电路的特殊性，BIST在测试组合逻辑电路时，使用的是随机的测试激励，这导致测试激励缺乏对测试电路的针对性，会使得测试电路的测试覆盖率不高。这对于测试质量要求较高的芯片来说是难以接受的。扫描链测试：扫描链测试方法是指用一个可扫描的等效物替换设计中所有的存储器元件，然后把这些扫描单元连接为扫描链，利用多个时钟脉冲将特定的输入值一拍一拍打入到扫描链上所有的时序触发器，同时在扫描输出端通过多个时钟脉冲得到这些触发器的测试响应[12]。将得到测测试响应值与工具给定的期望响应值对比可以帮助快速找到发生缺陷的位置，实现对量产芯片的筛选。其基本原理是把电路中的触发器串联成扫描链，在测试时，通过对扫描链的输入端输入激励，使得测试激励通过扫描链输入到芯片内部需要测试的点上，再对组合逻辑输出的值抓取至扫描链传送到扫描链的输出端与期望值进行比较[13]。这种方法的优点是，针对大规模的集成电路，且对测试质量的要求比较高的情况下，可以通过定制化的测试向量对电路实现针对性质的测试，从而大幅度提升测试覆盖率，优化测试效果。并且由于不需要内置测试向量产生和测试结果比较的逻辑，会减小由于测试电路结构的引入而引发的芯片中电路面积的增加。因此常被用做大规模集成电路的测试方法。为了不断完善测试需求，工业界不断涌现出全新的测试思想和结构，使得测试更快，质量更高，在满足芯片测试需求的基础上，也不断降低测试成本。引脚的测试复用解决：由于芯片引脚的数量有限，而芯片的测试需要有多条测试扫描链并行测试，以提升测试速度，故而涌现了很多解决引脚数量有限对芯片测试影响的设计思路：诸如测试压缩结构，串行转换（serializer）结构，都是在利用有限的引脚，产生多的扫描链。方便进行高效的测试[14]。不确定态（Xsource）的解决：由于在测试扫描链的模式下无法对存储器进行测试，所以存储器周围会存在很多的不确定态，这些不确定态在测试的时候会传递进入电路中，影响对电路的正常测试，此时就要对电路进行一定的措施防止不确定态的传播。比如在存储器周围包裹一圈触发器来防止不确定态进入电路，比如对芯片测试扫描链的输出做调控，从而避开正常功能模式输入端或测试模式输入端可能引入的不确定态。芯片规模过大的解决：对于现如今的超大型SoC芯片，内部结构复杂，晶体管数目庞大，难以通过传统落后的方式直接串接测试扫描链进行测试。大型SoC的复杂结构，也给工作人员对芯片的开发工作带来了极大的挑战。为了有效的测试，工作有效的分配，现在有开始采用分层级的测试结构。先对分出的模块进行测试电路设计甚至综合，然后在顶层测试模块之间的连接，从而完成对庞大的芯片的测试电路设计任务。如图1.4所示，本文中使用一种基于IEEE1500测试协议的测试架构。芯片顶层包含JTAG控制器，胶连逻辑，IEEE1500控制器等。其中JTAG控制器的输入信号为TDI，TDO，TRST，TMS，TCK，用来控制JTAG控制器所处的状态，而胶连逻辑负责将JTAG控制器输出的信号ShiftDR、CaptureDR、UpdateDR和TLR转化为ShiftWR、CaptureDR、UpdateDR以及WRSTN提供给JTAG1500控制器使用。芯片测试结构芯片中主要利用了这个IEEE1500架构来控制测试时