4.1 程序基础编译

第4章编译、仿真与测试本章概要本章介绍在FPGA开发流程中必不可少的编译和仿真环节，它们独立于使用硬件描述语言编写代码的环节。编译包含了分析综合、布局布线和时序分析等多个步骤，是将设计代码成功转化为FPGA内部电路的关键，本章对编译操作和编译报告进行了详细说明。编译之后对设计的逻辑功能进行检验，根据使用平台的不同分为软件仿真和硬件测试。本章主要介绍软件仿真的不同形式和方法，以及程序烧写至硬件的步骤。本章概要FPGA开发流程大致可分为三个阶段：第一个阶段设计输入，是采用硬件描述语言、原理图或其他方式设计的源文件；第二个阶段是在软件平台上，主要是通过编写测试激励文件检验设计的逻辑正确性和时序特性的软件仿真，有些还需要使用形式验证工具或静态时序分析工具进一步进行验证；第三个阶段在硬件平台上，主要是将设计下载到FPGA开发板之后通过外部设备进行的功能测试和电路系统在信号质量、物理特性等方面的性能测试。本章概要从使用平台上分，仿真分为软件仿真和硬件测试。软件仿真不需要实际的硬件设备，与直接在硬件上运行相比，软件仿真依赖于计算机资源，对仿真时长比较敏感。本章概要除却购买和维护硬件设备的成本，硬件测试可以更准确地反映实际工作环境中的系统性能和行为，更好地观察FPGA与外部设备进行的交互，得到实时反馈。但由于硬件测试只能看到最终输出结果，运行过程中的数据变化难以直观体现，仍然需要借助软件工具或示波器、逻辑分析仪等外部设备进行观察调试。程序编译01Part1程序编译本节以Intel开发软件Quartus为例，介绍编译过程中的操作和产生的报告文件。1程序编译1.1编译操作在Quartus软件里，编译操作使用Processing→StartCompilation一键完成，在Task窗口可以看到编译的进度。编程流程包含了①分析与综合（Analysis&Synthesis）②适配：布局布线（Fitter:Place&Route）③汇编（Assembler）④时序分析（TimingAnalysis）和⑤EDA网表生成（EDANetlistWriter）五个步骤。1程序编译分析&综合（Analysis&Synthesis）这个环节进行电路的综合、优化和最小化并将设计逻辑映射到器件资源。其中，分析&细化（Analysis&Elaboration）是其中一个必不可少的阶段，对HDL代码或其他设计输入进行语法和语义分析，检查是否存在错误，如语法错误、逻辑错误、未定义的信号等等以保证设计在语法逻辑上的正确性。1程序编译分析&综合（Analysis&Synthesis）综合（Synthesis）是对符合编译标准的VerilogHDL(.v)、VHDL(.vhd)和SystemVerilog(.sv)进行的“翻译”，从硬件描述语言的行为描述中推断D触发器，锁存和状态机。这个环节也综合BlockDesignFile(.bdf)原理图文件和由其他EDA工具生成的VerilogQuartusMapping(.vqm)文件。1程序编译分析&综合（Analysis&Synthesis）图4-2综合过程综合（Synthesis）结束后生成原子网表（atomnetlist）。原子是指FPGA器件中最基础的硬件资源。原子网表包括整理成LUT（查找表）的逻辑单元、D触发器、I/O管脚、块存储器资源、DSP块以及原子之间的连接。原子网表是在硅晶中实现设计时，设计综合所需原子单元的数据库。1程序编译分析&综合（Analysis&Synthesis）2.Fitter(Place&Route)（适配：布局和布线）这个环节将设计的布局和布线分配给指定器件资源，在遵守指定的Fitter设置和约束的同时确定目标FPGA器件中逻辑的最佳性能和路由选择。1程序编译Fitter（适配）Fitter（适配）包括如下步骤：Plan（规划）—布局所有外设单元（例如，I/O和PLL）并确定合法时钟规划，无需内核布局或布线。EarlyPlace（早期布局）—将所有内核单元放置在大致位置以便于设计规划。Place（布局）—将全部内核单元放置到合法位置。Route（布线）—创建设计中各单元之间的所有布线。Retime（重新定时）—将现有寄存器移动（重定时）到Hyper-Register，以实现细粒度性能提升。Fitter（最终适配）1程序编译Assembler（汇编）这个环节使用编程文件生成工具将综合、布局布线后的逻辑设计转化为FPGA可执行的烧写（编程）文件，这一过程中收集、整合布局布线产生的配置信息，按芯片要求格式打包，还将设计逻辑功能与物理资源精准映射。Assembler是将抽象逻辑设计转为具体硬件电路的关键。1程序编译TimingAnalysis（时序分析）通过TimingAnalyzer分析并验证所有设计逻辑的时序性能。它会计算信号从输入引脚到输出引脚，或者在内部逻辑单元间传输所耗费的时间，以确定关键路径，即延迟最长的信号传输路径。通过分析每个逻辑门、布线资源的延时，精确量化整个设计的时序情况。1程序编译EDA网表撰写程序（EDANetlistWriter）5.EDA网表撰写程序（EDANetlistWriter）这个环节将设计项目中的逻辑信息转化为标准的EDA网表格式，生成用于其他EDA工具的输出文件。通过这种转化，能够让不同的EDA工具之间实现数据的交互与共享，方便设计人员在不同的设计环境下对项目进行分析、仿真或者综合处理。1程序编译TimingAnalysis（时序分析）除了完整的编译流程，Quartus还可以对已经编译过的工程执行快速重编译（RapidRecompile），在Tasks窗口的下拉菜单里可以看到1程序编译1.2编译报告在编译操作一键启动的过程中，Quartus会在每个阶段生成详细报告，一起放在编译报告里。在编译流程成功结束后，将自动弹出编译报告（CompilationReport）窗口FlowSummary通常提供了芯片设计流程的概览，包括各个阶段的完成情况、状态以及可能存在的问题。1程序编译编译流总结（FlowSummary）它们直接反映了设计的资源消耗情况。设计人员可以根据这些信息评估设计的资源效率，识别资源瓶颈，进而进行优化。1程序编译资源使用总结（ResourceUsageSummary）Analysis&Synthesis（分析&综合）和Fitter（适配）阶段都会产生资源使用总结（ResourceUsageSummary）报告。1程序编译编译流总结（FlowSummary）以例2.1产生资源使用总结报告为例，Analysis&Synthesis（分析&综合）阶段资源使用总结报告说明了估计使用的ALM数量、使用ALUT形成组合逻辑函数（包括4~7输入和小于等于3输入的函数）数量、寄存器数量、引脚数量、DSP和扇出等。1程序编译编译流总结（FlowSummary）对于例2.1，图4-5中显示它使用了一个四输入组合函数，因为表格项“组合逻辑ALUT使用”（CombinationalALUTusageforlogic）只有4inputfunctions子项的值为1；Dedicatedlogicregisters为0，说明例2.1的设计中没有使用寄存器；I/Opins值为5。1程序编译编译流总结（FlowSummary）Fitter（适配）阶段的资源使用总结报告详细给出了ALM数量的计算、评定设计难度、使用的LAB数量，并