2026年电子信息工程原理知识点梳理试卷及答案

2026年电子信息工程原理知识点梳理试卷及答案1.单项选择题（每题2分，共20分）1.1理想运算放大器在负反馈条件下，其输入端可近似认为A.输入电流为零，输入电压差为零B.输入电流为零，输入电压差为电源电压C.输入电压差为零，输入电流为偏置电流D.输入电压差为电源电压，输入电流为零答案：A1.2某离散时间系统的差分方程为y[n]−0.8y[n−1]=x[n]，其单位样值响应h[n]的Z变换收敛域为A.|z|>0.8 B.|z|<0.8 C.0.8<|z|<1 D.全z平面答案：A1.3在CMOS反相器中，若同时增大PMOS与NMOS的宽长比，则平均传输延迟将A.增大 B.减小 C.不变 D.先增后减答案：B1.4某带通信号带宽为4kHz，最低频率为6kHz，按奈奎斯特带通采样定理，最低采样频率为A.8kHz B.12kHz C.14kHz D.16kHz答案：C1.5对于线性时不变系统，若输入x(t)=e^{jω_0t}，则输出为A.H(jω_0)e^{jω_0t} B.H(0)e^{jω_0t} C.e^{jω_0t}/H(jω_0)D.0答案：A1.6在256-QAM调制中，每符号携带比特数为A.6 B.7 C.8 D.9答案：C1.7某BPSK系统在AWGN信道下，误比特率公式为A.0.5erfc(√(E_b/N_0)) B.0.5erfc(√(2E_b/N_0)) C.erfc(√(E_b/N_0)) D.0.5erfc(E_b/N_0)答案：A1.8在FIR滤波器设计中，窗函数法的主要缺点是A.通带纹波大 B.阻带衰减固定且有限 C.阶数过高 D.无法实现线性相位答案：B1.9某线性稳压器输出噪声主要来源于A.基准源与误差放大器 B.功率管热噪声 C.负载电流 D.输入纹波答案：A1.10在PCB设计中，差分对阻抗100Ω，单线特性阻抗为A.50Ω B.70Ω C.100Ω D.需重新计算，与耦合系数有关答案：D2.多项选择题（每题3分，共15分，多选少选均不得分）2.1下列属于线性调制方式的有A.BPSK B.QPSK C.16-QAM D.FM E.OOK答案：ABCE2.2关于DFT性质，正确的有A.时域循环移位对应频域线性相移B.频域相乘对应时域循环卷积C.补零可提高频率分辨率D.实序列的DFT满足共轭对称E.频域采样导致时域周期延拓答案：ABDE2.3下列措施可提高开关电源轻载效率的有A.脉冲跳跃调制 B.降低开关频率 C.同步整流 D.增大输出电容 E.采用准谐振拓扑答案：ABCE2.4关于天线参数，下列单位正确的是A.增益dBi B.方向性dB C.有效面积m² D.辐射电阻Ω E.波束宽度rad答案：ACD2.5在VerilogHDL中，可综合为时序逻辑的关键字或结构有A.always@(posedgeclk) B.assign C.reg D.initial E.case答案：AC3.填空题（每空2分，共20分）3.1已知某系统函数H(s)=1/(s²+2s+5)，其阻尼比ζ=____，自然频率ω_n=____rad/s。答案：0.447，√53.2某8位ADC参考电压2.56V，输入1.00V时，输出数字值为____（十进制）。答案：1003.3在CMOS工艺中，阈值电压V_th主要受____、____和沟道掺杂浓度影响。答案：栅氧厚度，衬底偏置3.4某直接数字频率合成器(DDS)时钟频率100MHz，相位累加器32位，则频率分辨率为____Hz。答案：100×10⁶/2³²≈0.0233.5若某光纤链路损耗预算为30dB，光源平均功率0dBm，接收机灵敏度−24dBm，则系统裕量____dB。答案：63.6在IIR滤波器中，采用____结构可有效抑制极限环振荡。答案：状态变量或双精度累加3.7某ARMCortex-M4处理器，主频120MHz，执行单周期乘法，完成1024点FFT约需____μs（假设每次复乘1周期，忽略开销）。答案：1024×log₂1024=10240周期，≈85.3μs3.8在OFDM系统中，子载波间隔Δf=15kHz，则符号持续时间T_s=____ms。答案：0.06673.9某锁相环开环增益为K_vco·K_pd·F(s)，若环路滤波器F(s)为理想积分器，则系统型别为____型。答案：Ⅱ3.10在电磁兼容测试中，CISPR22规定信息技术设备辐射骚扰限值，准峰值检波，ClassB，30–230MHz频段限值为____dBμV/m（距离3m）。答案：304.简答题（每题8分，共24分）4.1简述开关电源中同步整流与肖特基二极管整流的优缺点。答案：同步整流采用低R_DS(on)MOSFET，导通损耗I²R低，尤其适用于低压大电流输出，效率高；但需驱动电路，增加成本与复杂度，且存在死区控制、体二极管反向恢复问题。肖特基二极管无需驱动，电路简单，无反向恢复电荷，但正向压降0.3–0.5V，大电流时损耗显著，效率低，热设计压力大。4.2说明数字下变频(DDC)中CORDIC算法的作用及实现步骤。答案：CORDIC用于无乘法器实现频率搬移与正交解调。步骤：1)将输入复信号x[n]+jy[n]与目标相位θ_n迭代旋转；2)每次微旋转±arctan(2^{−i})，方向由剩余相位符号决定；3)迭代公式：x_{i+1}=x_i−σ_iy_i2^{−i},y_{i+1}=y_i+σ_ix_i2^{−i},z_{i+1}=z_i−σ_iarctan(2^{−i})；4)16次迭代后得x_N≈Acos(θ),y_N≈Asin(θ)，完成正交混频；5)后续抽取滤波降采样。优点：仅用移位加法，硬件面积小，适合FPGA。4.3给出毫米波频段（28GHz）相比Sub-6GHz在5G部署中的三大技术挑战及应对措施。答案：挑战1)路径损耗大，自由空间损耗增加20log₁₀(28/3.5)=18dB；措施：采用大规模MIMO波束赋形，阵列增益24–30dBi。挑战2)穿透损耗高，墙体衰减可达30–40dB；措施：部署密集微蜂窝，利用街道峡谷反射，室内分布式天线。挑战3)相位噪声与器件非线性；措施：使用高阶LO倍频+锁相环，采用低相位噪声VCO，数字预失真补偿PA非线性。5.计算题（共41分）5.1（8分）某二端口网络S参数矩阵为S=[输入端接源阻抗Z_0=50Ω，输出端接负载Γ_L=0.5∠0°，求输入反射系数Γ_in。答案：Γ_in=S₁₁+S₁₂S₂₁Γ_L/(1−S₂₂Γ_L)=0.1+(0.8∠90°)(0.8∠90°)(0.5)/(1−0.2×0.5)=0.1+0.32∠180°/0.9=0.1−0.3556=−0.25565.2（10分）某LDPC码校验矩阵H大小为(3×6)，规则列重3，行重2，采用BPSK调制，AWGN信道，E_b/N_0=2dB，求理论Shannon极限所需信噪比与该码的容量差距。答案：码率R=(6−3)/6=0.5。Shannon极限：C=0.5log₂(1+2RC/N_0)=0.5log₂(1+2×0.5×10^{0.2})=0.5log₂(2.58)=0.68bit/s/Hz所需E_b/N_0|_{Shannon}=1/(2^{2C}−1)=1/(2^{1.36}−1)=0.66(−1.8dB)差距：2−(−1.8)=3.8dB5.3（11分）设计一阶锁相环，VCO增益K_vco=10MHz/V，相位检测器增益K_pd=0.5V/rad，环路滤波器为RC低通，R=10kΩ，C=1μF，求：a)环路带宽ω_c；b)对输入频率阶跃Δf=100kHz的稳态相位误差；c)若改用有源PI滤波器使型别变为Ⅱ，求消除稳态误差所需直流增益。答案：a)F(s)=1/(1+sRC)，开环传递函数L(s)=K_pdK_vco/(s(1+sRC))令|L(jω_c)|=1，得ω_c≈K_pdK_vco=5×10⁶rad/s，但受极点影响，精确解：ω_c=√(K_pdK_vco/RC)=√(0.5×10×10⁶/10⁴×10^{−6})=√(5×10⁸)=22.4krad/sb)一阶环对频率阶跃有静差：θ_e=Δω/K_vco·F(0)=2π×100×10³/(10×10⁶×1)=0.02πrad≈3.6°c)Ⅱ型环直流增益无限，稳态误差为零，故需积分器，直流增益→∞。5.4（12分）某4×4MIMO系统信道矩阵H=[采用SVD分解，求：a)信道容量（SNR=20dB，带宽1MHz，噪声功率谱−174dBm/Hz）；b)最优功率分配采用注水算法，总功率P=1W，求前两个奇异值对应的功率分配。答案：a)对H进行SVD，得奇异值σ₁=2.34,σ₂=1.12,σ₃=0.58,σ₄=0.18噪声功率N_0=−174+10log₁₀(10⁶)=−114dBm=3.98×10^{−15}W每子信道SNR_i=Pσ_i²/N_0，取P=1W，则C=Σlog₂(1+σ_i²/N_0)=log₂(1+2.34²/3.98×10^{−15})+…≈log₂(1.37×10¹⁵)≈50.3bit/s/Hz总容量C_tot=50.3×1MHz=50.3Mbit/sb)注水水平μ：Σ(μ−N_0/σ_i²)⁺=P迭代得μ≈0.44×10^{−14}，则P₁=μ−N_0/σ₁²=0.44×10^{−14}−3.98×10^{−15}/5.48=0.37×10^{−14}WP₂=μ−N_0/σ₂²=0.44×10^{−14}−3.98×10^{−15}/1.25=0.12×10^{−14}W6.综合设计题（20分）设计一个基于FPGA的实时QPSK解调器，系统参数：符号率10Msym/s，载波70MHz，中频采样率80MHz，输入数据12位有符号。要求：1)画出系统框图，标明关键模块；2)给出数字下变频方案，包括NCO位宽、CIC抽取参数；3)设计时钟恢复，采用Gardner算法，给出插值滤波器类型与阶数；4)载波同步采用Costas环，给出环路参数，使环路带宽100kHz，阻尼比0.707；5)评估FPGA资源：乘法器、BlockRAM、LUT。答案：1)框图：ADC→DDC(NCO+CIC+FIR)→匹配滤波→插值→GardnerTED→环路滤波→NCO控制→载波NCO→Costas环→差分解码→并串输出。2)NCO位宽32位，相位累加步进Δθ=2π×70/80×2³²≈1.88×10⁹，CIC抽取率R=8，级数N=5，差分延迟M=1，抽取后速率10MS/s。3)插值滤波器采用分段抛物线插值(Farrow结构)，阶数3，每符号2样点，Gardner时钟误差检测，环路带宽50kHz，阻尼比0.707，二阶环路。4)Costas环：NCO增益K_nco=2π×1/2³²×80×10⁶，相位检测器增益K_pd≈1，环路滤波器有源PI，参数：ω_n=2π×100×10³，ζ=0.707，C_1=K_pdK_nco/(ω_n²T)=1.2×10^{−3}，C_2=2ζω_