CN110970302B 半导体装置的形成方法 （台湾积体电路制造股份有限公司）

2020.04.07一种半导体装置的形成方法包括形成鳍片成凹槽于邻近栅极结构的鳍片中；以及形成源在第三工艺条件下进行第三外延工艺以在第二2在第一工艺条件下进行一第一外延工艺以在该凹槽中在第三工艺条件下进行一第三外延工艺以在该第二膜层上形三膜层由包括半导体材料及掺质的相同外延材料形成，其中该第一膜层的一第一掺质浓4.如权利要求2所述的半导体装置的形成方法，其中该第三掺质浓度高于该第二掺质5.如权利要求4所述的半导体装置的形成方法，其中该第一掺质浓度介于5e20/cm3至2e21/cm3之间，该第二掺质浓度介于2e21/cm3至3.5e21/cm3之间，且该第6.如权利要求4所述的半导体装置的形成方法，其中形成该第一膜层以具有不均匀的7.如权利要求6所述的半导体装置的形成方法，其中形成该第三膜层以具有一下部延9.如权利要求8所述的半导体装置的形成方法，其中在同一工艺腔室中进行该第一外形成一介电层于该源极/漏极区域的上以及该栅极形成一开口于该介电层中以露出该源极/漏极区域的该第三膜层，其中该开口的底部3形成一第一外延层于该凹槽之中，该第一外延层接触该凹槽的侧壁形成一第二外延层于凹槽中的该第一外延层的上且接触该第一外延层形成一第三外延层于该第二外延层的上且接触该第二外延层，该第13.如权利要求12所述的半导体装置的形成方法，其中所述相同外延材料的掺质为磷14.如权利要求11所述的半导体装置的形成方法，其中该第三外延层的上表面延伸于15.如权利要求11所述的半导体装置的形成方法，其中使用相同工艺气体但不同混合形成一介电层于该第三外延层的上以及该栅极形成一开口于该介电层中以露出该第三外延层，其中该开口的底部一第一膜层沿着由该鳍片中的一凹槽露出的该鳍片的侧壁及下一第二膜层位于该第一膜层之上，且位于该鳍片上表面之下一第三膜层位于该第二膜层的上并填充该凹槽，该第三膜层包括19.如权利要求18所述的半导体装置，其中该第一膜层从该鳍片的侧壁所测得的一第的侧壁所测得的一第三厚度小于该第二膜层从该鳍片的下表面所测得420.如权利要求19所述的半导体装置，其中该第三膜层具有位于该鳍片的上表面的上5及在第三工艺条件下进行第三外延工艺以在第二膜层上形成第三膜层，第三膜层填充凹施例示出在各个制造阶段时鳍状场效晶体管元件的67第一特征部件与第二特征部件可能未直接接触元件源极/漏极区域的背景下讨论。虽然本发明实施例以鳍状场效晶体管元件作为例子讨[0059]图1示出范例鳍状场效晶体管30的透视图。鳍状场效晶体管30包括基板50及突出之上。栅极介电质66位于沿鳍片64的侧壁及顶表面之上，且栅极68位于栅极介电质66之元件100沿剖面B-B的剖面图。图6至图9及图10A示出鳍状场效晶体管元件100沿剖面A-A[0061]图2示出基板50的剖面图。基板50可为半导体基板例如块状半导体、绝缘体覆硅8间的附着层。在一些实施例中，垫氮化物层56以氮化硅(siliconnitride)、氮氧化硅[0066]图4示出在相邻半导体鳍片64之间形成绝缘材料以形成隔离区域62。绝缘材料可积(flowableCVD，FCVD)(例如在域62的顶表面及半导体鳍片64的顶表面(未示出)。亦可以平坦化工艺移除图案化的掩模9[0072]在一些成长外延材料或外延结构(例如异质外延结构或同质外延结构)的实施例[0073]图5示出于半导体鳍片64之上形成虚置栅极结构75。可于虚置栅极结构75之上形[0076]在图5的范例中，显示形成栅极介电质66于鳍片64之上(例如鳍片64的顶表面及[0077]图6至图10及图11A示出鳍状场效晶体管元件100沿剖面A-A(沿鳍片64的纵轴)进[0078]如图6所示出，形成轻掺杂漏极(lightlydopeddrain，LDD)区域65于鳍片64之65抵接鳍状场效晶体管元件100的通道区域。部分轻掺杂漏极区域65可于栅极68之下延伸状场效晶体管元件100之上，接着顺应性地沉积第二栅极间隔物层于所沉积的第一栅极间于第二栅极间隔物侧壁之外的部分，且第一栅极间隔物层余留的部分形成第一栅极间隔[0081]如图6中所示出的栅极间隔物87的形状和形成方法为非限制性范例，其他形状和86所露出的鳍片64表面。在鳍片64的上表面64U与鳍片64的下表面64L之间所测得的凹槽例中，鳍状场效晶体管元件100为N型鳍状场效晶体管元件，且膜层包括硅磷(silicon(phosphorous，P)及砷(arsenic，As)的杂质称为在源极/漏极区域80的外延材料中的掺层80A中掺质(例如P或As)的浓度介于约5e20/cm3至约2e21CVD，MOCVD)、分子束外延(molecularbeamepitaxy，MBE)、及液相外延(liquidphaseepitaxy，LPE)、气相外延(vaporphaseepitaxy，VPE)、选择性外延成长(selective[0086]在一些实施例中，在温度介于约450℃至约800℃,且压力介于约5Torr至约选择性外延成长，使得在外延工艺完成之后，形成膜层80A的外延材料于半导体材料之上(例如鳍片64的侧壁64S及下表面64L之上)，而不形成于例如介电材料如栅极间隔物87之约3nm至约30nm之间。在所示出的实施例中，膜层80B中掺质(例如P或As)的浓度介于约[0091]在一些实施例中，形成膜层80B的外延工艺于温度介于约400℃至约800℃之下，DS)、三氯硅烷(trichlorosilane，TCS)、上述的组合、或其相似物。掺质气体可为膦在外延工艺中除了使用含硅气体及掺质气体之外，使用蚀刻气体例如氯化氢(hydrogen体与在外延工艺中形成膜层80A的各工艺气体鳍状场效晶体管元件100的源极/漏极区[0094]如图10A所示出，膜层80C具有以距离T6延伸于鳍片64的上表面64U之下的下在一实施例中，在膜层80C最下表面与鳍片64的上表面64U之间的距离T6介于约5nm至约有意地包括在本发明实施例的范围之内。在所示出的实施例中，膜层80C中掺质(例如P或[0096]在一些实施例中，形成膜层80C的外延工艺于温度介于约400℃至约800℃之下，DS)、三氯硅烷(trichlorosilane，TCS)、上述的组合、或其相似物。掺质气体可为膦在外延工艺中除了使用含硅气体及掺质气体之外，使用蚀刻气体例如氯化氢(hydrogen体与在外延工艺中形成膜层80A的各工艺气体示出源极/漏极区域80相对侧壁上之间隔物87,，间隔物87,可具有与栅极间隔物87(见图中，邻近鳍片64的源极/漏极区域80未融合在一起，且保持分离的源极/漏极区域80(见图区域80中。在所示出的实施例中，由于在使用上述工艺步骤形成源极/漏极区域80之后源成方法提供许多优点。膜层80C具有介于约3.5e21/cm3至约5e21/极/漏极区域80中掺质的退火工艺时，有些掺质(例如P或As)被驱动进入通道区域64C(见施例的源极/漏极区域80及其结构及方法最小化或减少了由于热驱入掺质进入通道区域的p80的体积。膜层80C增加的体积以及随后形成的源极/漏极接点(见图14A中的102B)与膜层p[0105]图11B示出图11A中所示出的鳍状场效晶体管元件100但沿剖面B-B的剖面图。如骤中移除栅极68及栅极68正下方的栅极介电质66，使得在栅极间隔物87之间形成凹槽可包括分子束沉积(molecularbeamdeposition，MBD)、原子层沉积(atomiclayer如氮化钛(titaniumnitride)，但亦可交替使用其他材料例如氮化钽(tantalum2222值，以便在所形成的元件中实现目标的临界电压Vt。可以化学气相沉积、物理气相沉积口91穿过第一层间介电层90及第二层间介电层92例如化学气相沉积及等离子体增强化学气相沉积。可使用光刻和蚀刻形成接点开口91及pppp化物区域95首先沉积可与半导体材料(例如硅、锗)反应以形成硅化物或锗化物区域的金属，例如镍(nickel)、钴(cobalt)、钛(titanium)、钽(tantalum)、铂(platinum)、钨或硅锗化物区域(例如包括硅化物和锗化物的区域)。在一实施例中，硅化物区域95包括极97的接点102A可称为栅极接点，且电性耦合至硅化物区域95的接点102B可称为源极/漏[0117]图14B示出图14A的鳍状场效晶体管元件100，但沿剖面B-B的图。图14B示出接点P或As)浓度介于约5e20/cm3至约2[0120]图15中膜层80B及80C与图14A中的膜层80B及80C具有不同的形状及/或尺寸。例约48nm。在所示的实施例中，膜层80B中的掺质(例如P或As)浓度介于约2e21/cm3至约[0121]图15中的膜层80C填充凹槽86(见图9)的剩余部分。膜层80C的上表面延伸至鳍片质浓度大于膜层80B，且膜层80B的掺质浓度大于膜层80A。图14A及图15中所示出的膜层在其他实施例中，硅化物区域95的上表面95U可低于鳍片64的上表面64U(例如更接近基板在第三工艺条件下进行第三外延工艺以在第二膜层上形成第三膜层，第三膜层填充凹槽，掺质浓度介于约5e20/cm3至约2e21/cm3之间，第二掺质浓度介于约2e21/cm3至约3.5e21/成第二膜层以具有不均匀的厚度，其第二膜层的第二侧壁部分较第二膜层的第二底部薄。片侧壁所测得的第三厚度小于第二膜层在鳍片下表面所测得的第四厚度。在一实施例中，例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的