CN112635476A 具有氢阻挡层的三维存储设备及其制造方法 （长江存储科技有限责任公司）

具有氢阻挡层的三维存储设备及其制造方法公开了具有氢阻挡层的三维(3D)存储设备方交错的导电层和电介质层；NAND存储串的阵24.根据权利要求1_3中任一项所述的三维存储设备，其中述三维存储设备的制造期间阻挡氢从所述逻辑处理兼容器件排出到所述焊盘引出互连层第二键合层，其在所述逻辑处理兼容器件下方并其中，所述逻辑处理兼容器件通过所述第一互连层和合触点和所述第二键合触点电连接到所述NA9.根据权利要求8所述的三维存储设备，还包括垂直延伸穿过所述氢阻挡层和所述半3其中，所述第一氢阻挡层和所述第二氢阻挡层被配置为在述第二氢阻挡层横向延伸以在垂直方向上包封所第二键合层，其在所述逻辑处理兼容器件下方并21.根据权利要求19所述的三维存储设备，还包括垂直延伸穿过所述第二氢阻挡层和22.根据权利要求21所述的三维存储设备，还包括在所述触点与所述第二氢阻挡层之24.根据权利要求14_16中任一项所述的三维存储4将所述第二衬底减薄以形成在所述逻辑处理兼容器件上方并与所述逻辑处理兼容器在所述半导体层上方形成第一氢阻挡层，其中，所述第一氢阻挡层包括高k电介质材其中，在所述退火之后，所述第一氢阻挡层阻挡氢31.根据权利要求28_29中任一项所述的32.根据权利要求31所述的方法，还包括在所述触点和所述第一氢阻挡层之间形成氢33.根据权利要求28_29中任一项所述在所述第一衬底上方的所述NAND存储串的阵列在所述第一互连层上方形成包括多个第一键在所述第二互连层上方形成包括多个第二键5书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够作出和使用本6[0010]图1A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备的横截面的示[0011]图1B示出了根据一些实施例的具有两个氢阻挡层的示例性3D存储设备的横截面[0012]图2A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备的示意性平面[0013]图2B示出了根据一些实施例的具有两个氢阻挡层的示例性3D存储设备的示意性[0014]图3A和3B示出了根据一些实施例的用于形成具有逻辑处理兼容器件的示例性半[0015]图4A和图4B示出了根据一些实施例的用于形成具有3DNAND存储串的示例性半导[0016]图5A_5D示出了根据一些实施例的用于形成具有氢阻挡层的示例性3D存储设备的[0017]图6是根据一些实施例的用于形成具有氢阻挡层的3D存储设备的示例性方法的流[0018]图7是根据一些实施例的在3D存储设备的制造期间用于通过氢阻挡层阻挡氢排出于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述7件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相对描述词。体和触点层(其中形成有互连线和/或过孔触点)以及一[0029]在一些现有的3D存储设备中，在两个分开的晶圆上形成3DNAND存储串阵列和外8[0031]图1A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备100的横截面的储设备100可以包括具有NAND存储器(例如NAND存储单元的阵列)的第一半导体结构102。即，第一半导体结构102可以是NAND闪存存储器，其中以3DNAND存储串的阵列和/或二维列包括多个2DNAND存储串，其中每个2DNAND存储串均包括串联连接的多个存储单元(例[0033]3D存储设备100还可以包括第二半导体结构104，该第二半导体结构104包括在包体结构104中的逻辑处理兼容器件包括可以以与逻辑器件的制造过程相当的方式制造的任或任何其他电子设备的处理器)通信。在一些实施例中，闪存控制器被设计为像安全数字为像用作诸如智能电话、平板电脑、笔记本电脑等移动设备的数据储存器的固态驱动器9[0035]在一些实施例中，第二半导体结构104中的逻辑处理兼容器件包括图1A中的第一半导体结构102的NAND存储器的外围电路(也称为控制和感测电路)。外围电路可以包括用制对数据的访问的两个晶体管。SRAM单元可以位于未被逻辑电路(例如，处理器和外围电存储作为正电荷或负电荷的一位数据的电容器、以及控制对其的访问的一个或多个晶体上DRAM和/或管芯上SRAM)可以实现3D存储设备100的高速操作，用作一个或多个高速缓存可以分开制造(在一些实施例中是并行的)，以使得制造第一半导体结构102和第二半导体结构104中的一个的热预算不会限制制造第一半导体结构102和第二半导体结构104中的另耗实现了高速输入/输出(I/O)吞吐量。第一半导体结构102中的NAND存储器与第二半导体结构104中的逻辑处理兼容器件之间的数据传输可以通过跨键合界面106的互连(例如，键[0038]如图1A所示，由于具有逻辑处理兼容器件的第二半导体结构104在具有NAND存储器的第一半导体结构102上方，因此可以在第二半导体结构104上方实现3D存储设备100的层(例如氧化铝层)由于其材料特性而可以阻止氢排出并屏蔽下方的金属互连以避免耦合一些实施例的具有氢阻挡层的另一示例性3D存储设备101的横截面的示意图。除了逻辑处理兼容器件上方的氢阻挡层108之外，3D存储设备101中的第二半导体结构104还包括在逻挡层108和110可以形成在第二半导体结构104的正面和背面两者处，以增强对氢排出的阻[0040]图2A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备200的示意性平半导体结构202和堆叠在第一半导体结构202上方的第二半导体结构204的键合芯片。根据如，3D存储设备200)的最低平面中时，在y方向上相对于半导体设备的衬底确定一个部件可以在两侧上与两个导电层212邻接。导电层212可以各自具有相同的厚度或不同的厚度。k电介质或其任何组合。在一个示例中，存储阻挡层可以包括氧化硅/氮氧化硅/氧化硅[0043]在一些实施例中，3DNAND存储串216进一步包括多个控制栅极(每个控制栅极是字线的一部分)。存储叠层210中的每个导电层212可以用作3DNAND存储串216的每个存储括两个插塞222和224。插塞222可以包括从衬底208外延生长的诸如单晶硅等半导体材料。插塞222可以用作由3DNAND存储串216的源选择门控制的沟道。插塞222可以在3DNAND存[0045]在一些实施例中，3D存储设备200的第一半导体结构202还包括在存储叠层210和以及传送来自存储叠层210和3DNAND存储串216的电信号。互连层226可以包括多个互连程(BEOL)互连。互连层226可以进一步包括其中可以形成互连线和过孔触点的一个或多个[0046]如图2A所示，3D存储设备200的第一半导体结构202可以进一步包括在键合界面206处并且在互连层226和存储叠层210(以及穿过其的3DNAND存储串216)上方的键合层面206处并且在第一半导体结构202的键合层228上方的键合层232。键合层232可以包括多206处与第二半导体结构204的键合触点234接触。在一些实施例中，由于混合键合(也称为合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂之类的中间层)，其同时获构202的键合层228的顶表面和第二半导体结构204的键合层232的底表面。[0049]在一些实施例中，3D存储设备200的第二半导体结构204还包括在键合层232上方[0050]在一些实施例中，3D存储设备200的第二半导体结构204还包括在互连层236和键(STI))和掺杂区域(例如，晶体管240的源极区域和漏极区域)也可以形成在半导体层242[0051]在一些实施例中，第二半导体结构204还包括设置在器件层238上方的半导体层[0052]如图2A所示，3D存储设备200的第二半导体结构204可以进一步包括在半导体层阻挡氢从逻辑处理兼容器件(例如，器件层238中的晶体管240)排出到焊盘引出互连层248中或穿过焊盘引出互连层248。在一些实施例中，氢阻挡层246横向延伸以覆盖半导体层238(和其中的逻辑处理兼容器件，例如外围电路)可以通过互连层236和226以及键合触点[0057]图2B示出了根据一些实施例的具有两个氢阻挡层的示例性3D存储设备201的示意性平面图。除了在键合界面206和第二半导体结构204的互连层236之间包括另一个氢阻挡垂直延伸穿过存储叠层210的3DNAND存储串216的阵列、在3DNAND存储串216的阵列上方包括在键合层232和键合界面206上方的氢阻挡层258以及在氢阻挡层258上方的互连层在器件层238上方并与器件层238中的逻辑处理兼容器件接触的半导体层242。类似于3D存[0059]不同于如图2A所示的具有单个氢阻挡层246的3D存储设备2003D存储设备201还包括垂直位于键合层232和器件层238中的逻辑处理兼容器件之间的附加被配置为在3D存储设备201的制造期间阻挡氢从逻辑处理兼容器件(例如，器件层238中的合界面206将互连层236中的互连与键合层228中的键合触点230电连接。尽管图2B中未示[0062]图3A和3B示出了根据一些实施例的用于形成具有逻辑处理兼容器件的示例性半导体结构的制造过程。图4A和图4B示出了根据一些实施例的用于形成具有3DNAND存储串的示例性半导体结构的制造过程。图5A_5D示出了根据一些实施例的用于形成具有氢阻挡层的示例性3D存储设备的制造过程。图6是根据一些实施例的用于形成具有氢阻挡层的3D3DNAND存储串410的制造过程包括使用干法蚀刻和/或湿法蚀刻(例如深反应离子蚀刻(DRIE))形成穿过存储叠层404并进入硅衬底402中的沟道孔，然后在沟道孔的下部中从硅PVD或其任何组合等薄膜沉积工艺用半导体材料填充凹槽，而在沟道孔的上部中形成另一示，互连层420可以形成在3DNAND存储串410上方。互连层420可以包括在多个ILD层中的层422可以包括被电介质包围的多个键合触点424。在一些实施例中，通过包括但不限于法/湿法蚀刻)穿过电介质层图案化接触孔，从而形成穿过电介质层并与互连层420中的互层310可以包括被电介质包围的多个键合触点312。在一些实施例中，通过包括但不限于法/湿法蚀刻)穿过电介质层图案化接触孔，从而形成穿过电介质层并与互连层308中的互即在每个键合触点312与氢阻挡层之间形成包括高k电介质材容器件)上下颠倒。面朝下的键合层310与面朝上的键合层422键合，即以面对面的方式键312和键合层422中的键合触点424对准并且彼此接触，使得器件层306(例如其中的逻辑处种薄膜沉积工艺在氢阻挡间隔件511上方沉积诸如金属等导电材料以填充接触孔来形成触些实施例的在3D存储设备的制造期间用于通过氢阻挡层阻挡氢排出的示例性方法700的流到逻辑处理兼容器件中。如图5D所示，可以对焊盘引出互连层509执行诸如快速热退火氢(内在氢和/或来自操作702和704的外来氢)从具有逻辑处理兼容器件的器件层306排出的另一个氢阻挡层(未示出)可以进一步阻挡氢例如朝辑处理兼容器件可以通过第一和第二互连层以及第一和第二键合触点电连接到NAND存储[0099]在一些实施例中，第一和第二氢阻挡层中的每一个的厚度在约1nm和约100nm之在第一衬底上方垂直延伸的NAND存储串的阵列。在第二衬底上形成多个逻辑处理兼容器辑处理兼容器件排出到焊盘引出互连层中或穿应用本领域技术内的知识容易地修改和/或改变这些具体实施例的各种应用，而无需过度[0117]发明内容和摘要部分可以阐述由(一个或多个)发明人设想的本公开内容的一个