CN112883680B 制造包括纳米片的集成电路的方法和计算系统 （三星电子株式会社）

制造包括纳米片的集成电路的方法和计算提供了制造包括纳米片的集成电路的方法过对定义所述集成电路的标准单元进行布局和及通过基于所述时序分析数据和所布局的所述标准单元的所述纳米片的形状对定义所述集成2通过对定义所述集成电路的标准单元进行布局和布线，生成所述集成电路的布图数通过基于所述时序分析数据和所布局的所述标准单元的所述纳米片的形状对定义所述集成电路的所述标准单元进行重新布局和重新布线，重新生成所述集成电路的布图数当所述目标单元的相邻区域中的所述纳米片的宽度与所述标准单元中的相邻于所述新布局和重新布线来重新生成所述集成电路当所述目标单元中的所述纳米片的宽度与所述标准单元中的相邻于所述目标单元布述填充单元中的所述纳米片的第二宽度等于所述相邻单元中的所述纳米片的当所述目标单元与所述标准单元中的相邻于所述目标单元布局的相邻单元的相邻区述相邻区域中的所述纳米片的宽度相同的替换纳提取所述时序路径中包括的每个所述标准单元的基于所述标准单元中的与所述时序路径中包括的所述标准单元相邻布局的标准单元3通过对定义所述集成电路的标准单元进行布局和布线，生成所述集成电路的布图数通过基于所述目标单元中的所述纳米片的形状以及所述标准单元中的相邻于所述目当所述目标单元中的所述纳米片的宽度与相邻于所述目标单元布局的相邻单元中的当所述目标单元中的所述纳米片的宽度与相邻于所述目标单元布局的所述相邻单元中的所述纳米片的宽度，并且在所述填充单元的相邻于所述相邻单元布局的第二区域中，所述填充单元中的所述纳米片的第二宽度等于所述相邻单元中的所述纳米片成电路的布图数据之后，通过使用所述重新生成的布图数据执行所述集成电路的时序分提取所述时序路径中包括的每个所述标准单元的基于所述标准单元中的与所述时序路径中包括的所述标准单元相邻布局的标准单元416.根据权利要求15所述的制造集成电路的方法，其中，所述的校正所述单元延迟包存储器，所述存储器耦接到所述处理器，并且包括嵌入在所通过使用标准单元库，对定义所述集成电路的标准单元进行布局通过基于所述时序分析数据和所布局的所述标准单元的所述纳米片的形状对定义所述集成电路的所述标准单元进行重新布局和重新布线，重新生成所述集成电路的布图数提取所述时序路径中包括的每个标准单元的基于所述标准单元中的与所述时序路径中包括的所述标准单元相邻布局的标准单元基于所述时序分析数据，提取所述标准单元中的包括在时序关键路径中的目标单元；当所述目标单元中的所述纳米片的宽度与所述标准单元中的相邻于所述目标单元布基于所述时序分析数据，提取所述标准单元中的包括在时序关键路径中的目标单元；当所述目标单元与所述标准单元中的相邻于所述目标单元布局的相邻单元的相邻区述相邻区域中的所述纳米片的宽度相同的替换纳20.根据权利要求17所述的计算系统，所述计算系统还包括存储在所述存储器中的局5通过使用所述局部布图效应变化模型校正所其中，所述第一查找表包括关于根据相邻于特定标准单元布其中，所述第二查找表包括关于根据相邻于所述特定标准单元6[0002]本申请要求于2019年11月29日在韩国知识产权局提交的韩国专利申请No.10-对标准单元进行布局并且在所布局的标准单元之间进行布线，来生成集成电路的布图多个层中的图案的标准单元可以包括尺寸减小的图案，并且标准单元的尺寸也可以减小。且可以提供一种制造可以减少工艺变化的集成电7述标准单元的所述纳米片的形状对定义所述集成电路的所述标准单元进行重新布局和重[0012]图3是示出根据本发明构思的一些示例实施例的集成电路中包括的单元的俯视[0014]图5A是示出根据本发明构思的一些示例实施例的集成电路中包括的单元的俯视[0015]图5B是示出根据本发明构思的一些示例实施例的目标单元的时序特性根据相邻[0016]图6是示出根据本发明构思的一些示例实施例的集成电路中包括的单元的俯视[0017]图7A和图7B是示出根据本发明构思的一些示例实施例的集成电路中包括的单元[0018]图8A和图8B是示出根据本发明构思的一些示例实施例的集成电路中包括的单元[0021]图11A和图11B是示出根据本发明构思的一些示例实施例的图9的LLE变化模型的[0024]图14是示出根据本发明构思的一些示例实施例的制造集成电[0025]图15是根据本发明构思的一些示例实施例的包括用于存储程序的存储器的计算8[0028]图1是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图。标准单元库(例如，图14中的D20)根据网表来布局定义集成电路的标准单元并且对在所布器通过使用静态时序分析(STA)工具来执行框S300。在STA工具中可以输出时序分析数据9[0036]在示例实施例中，可以在基于时序分析数据D11布局的标准单元之中提取在时序元布局的相邻单元替换为另一单元，或者可以在目标单元与相邻单元之间插入填充单元。[0038]根据本发明构思的一些实施例的制造集成电路的方法可以通过基于在标准单元[0039]图2是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图，过执行图1的流程图S10中的操作生成的布图数据(例如，图14中的D30)来执行集成电路的[0042]当所提取的目标单元的纳米片的宽度不同于相邻于目标单元布局的相邻单元的被包括在时序关键路径中。当目标单元的相邻单元未被包括在时序关键路径中时，在框第一相邻单元替换为可以执行与第一相邻单元相同或相似的功能并且可以包括宽度与相邻区域中的目标单元的纳米片的宽度相同的纳米片[0050]限定标准单元的扩散断路(diffusionbreak)可以形成在目标单元CT、第一相邻相邻单元CPL彼此电绝缘。扩散断路可以基于其结构包括双扩散断路(DDB)和单扩散断路N1可以被布局在掺杂有N型杂质的N阱N[0053]第一纳米片N1和第二纳米片N2均可以包括分别形成在沿Z方向堆叠的多个层中的一纳米片N1被示出为包括形成在衬底SUB上的三个层中的图案，但是本发明构思的实施例[0055]第一相邻单元CPR中包括的第一纳米片N1可以在X轴方向上延伸，在Y轴方向上具CT的第一纳米片N1的第一宽度W1可以与第一相邻单元CPR的第一纳米片N1的第一宽度WR1单元CT的第二纳米片N2的第二宽度W2可以与第一相邻单元CPR的第二纳米片N2的第二宽度[0057]目标单元CT、第一相邻单元CPR和第二相邻单元CPL可以包括形成在衬底SUB上并构和/或TiN/TaN/TiN/TiAlC/TiN/W的堆相邻单元CPRa和第二相邻单元CPL的俯视图，并且进一步示出了图2的框S420的示例实施片的形状而改变的示图。图6是示出根据本发明构思的一些示例实施例的集成电路中包括邻单元CPL布局为从目标单元CT起在-X方向上与目标单元CT相邻。第一相邻单元CPRa中包相邻单元CPRa彼此相邻的相邻区域A中在第一纳米片N1中形成CT的第二纳米片N2的第二宽度W2可以不同于第一相邻单元CPRa的第二纳米片N2的第二宽在图1的设计流程图操作S10中的目标单元CT的第一纳米片N1，在框S40的操作中的目标单作S10中的第一相邻单元CPRa的第一纳米片N1，在框S40的操作中的第一相邻单元PCPRa的相邻单元PCPRa的第一纳米片N1可能具有与除了相邻区域A之外的区域中的第一宽度WR1a包括第一相邻单元PCPRa的时序路径的延迟可能改变，这可能导致违背时序路径的时序约输出信号的目标单元PCT的延迟D可以是不考虑工艺变化的目标单元CT的延迟D0与根据工序分析步骤(例如，图1的S300)中分析的时序路径的时序特性与集成电路被制造之后的实和第二相邻单元CPL中包括的第一纳米片N1和第二纳米片N2的形状，重新执行P&R(S400)。当第一相邻单元CPRa未被包括在时序关键路径中时，可以将第一相邻单元CPRa替换为图3的第一相邻单元CPR(S440)。通过将图5A的第一相邻单元CPRa替换为图3的第一相邻单元元CPRa相邻的区域中具有与第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a相同的宽元CPRa相邻的区域中具有与第一相邻单元CPRa的第二纳米片N2的第二宽度WR2相同的宽的第二宽度WR2不同于目标单元CT的第二纳米片N2的第二宽度W2，并且第一相邻单元CPRa被包括在时序关键路径中时，也可以在目标单元CT与第一相邻单元CPRa之间插入填充单CPRa相邻的区域中具有与第一相邻单元CPRa的第二纳米片N2的第二宽度WR2相同的宽度。邻单元CPL布局为从目标单元CT起在-X方向上与目标单元CT相邻。第一相邻单元CPRb中包元CT的第二纳米片N2的第二宽度W2可以不同于第一相邻单元CPRb的第二纳米片N2的第二邻单元CPRb的第二纳米片N2的第二宽度WR2a可以大于目标单元CT的第二纳米片N2的第二明构思的一些实施例的制造集成电路的方法可以包括：基于目标单元CT、第一相邻单元CPRb和第二相邻单元CPL中包括的第一纳米片N1和第二纳米片N2的形状，重新执行P&R换为图3的第一相邻单元CPR(S440)。通过将图7A的第一相邻单元CPRb替换为图3的第一相的第一宽度WR1可以彼此相等，并且目标单元CT的第二纳米片N2的第二宽度W2与第一相邻[0077]填充单元CFb可以包括如下第一纳米片N1：该第一纳米片N1在与目标单元CT相邻单元CPRb相邻的区域中具有与第一相邻单元CPRb的第一纳米片N1的第一宽度WR1a相同的邻单元CPRb相邻的区域中具有与第一相邻单元CPRb的第二纳米片N2的第二宽度WR2a相同[0078]图8A是示出根据本发明构思的示例实施例的集成电路中包括的单元CT、CPRa和相邻单元CPRa的第一纳米片N1的第一宽度WR1a以及第二相邻单元CPLa的第一纳米片N1的标单元CT和第一相邻单元CPRa彼此相邻的相邻区域以及目标单元CT和第二相邻单元CPLa单元CPRa的第一纳米片N1的第一宽度WR1a可以大于目标单元CT的第一纳米片N1的第一宽路径中的目标单元CT可能由于相邻布局的第一相邻单元CPRa和第二相邻单元CPLa而发生被包括在时序关键路径中时，可以将第二相邻单元CPLa替换为图3的第二相邻单元CPL[0082]通过将图8A的第一相邻单元CPRa和第二相邻单元CPLa分别替换为图3的第一相邻单元CPR和第二相邻单元CPL，目标单元CT的第一纳米片N1的第一宽度W1与第一相邻单元W2不同于第一相邻单元CPRa的第二纳米片N2的第二宽度WR2并且第一相邻单元CPRa未被包括在时序关键路径中时，可以将图8A的第一相邻单元CPRa替换为图3的第一相邻单元CPR二纳米片N2的第二宽度WL2并且第二相邻单元CPLa未被包括在时序关键路径中时，可以将第一相邻单元CPRa的纳米片N1和N2的形状与目标单元CT的纳米片N1和N2的形状彼此不同并且第一相邻单元CPRa被包括在时序关键路径中时，可以在目标单元CT与第一相邻单元与目标单元CT的纳米片N1和N2的形状彼此不同并且第二相邻单元CPLa被包括在时序关键[0084]第一填充单元CFR可以包括如下第一纳米片N1：该第一纳米片N1在与目标单元CT相邻单元CPRa相邻的区域中具有与第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a相相邻单元CPLa相邻的区域中具有与第二相邻单元CPLa的第一纳米片N1的第一宽度WL1a相W2不同于第一相邻单元CPRa的第二纳米片N2的第二宽度WR2并且第一相邻单元CPRa被包括在时序关键路径中时，可以在目标单元CT与第一相邻单元CPRa之间插入第一填充单元CFRN2的第二宽度WL2并且第二相邻单元CPLa被包括在时序关键路径中时，可以在目标单元CT可以包括其中形成了凹凸图案的第二纳米片N[0086]图9是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图，并且进一步示出了图1的框S500的示例实施例。图10是示出根据本发明构思的一些示例实为从作为启动触发器(launchflip-flop)的第一单元C1的时钟引脚至作为捕获触发器(captureflip-flop)的第五单元C5的数据输入引脚的时序路径。在图10中，为了便于描[0089]在框S503中，可以通过使用时序模型D12来提取时序路径中包括的每个目标单元D12可以通过虚设布线结构反映标准单元的邻于标准单元布局的相邻单元的纳米片的形状的标准单元的单元延迟的校正因子(例如，LLE变化模型D13来获得分别与数据路径DP中包括的第一单元C1至第四单元C4相对应的第[0092]在示例实施例中，当标准单元的纳米片的宽度与相邻单元的纳米片的宽度相同思的一些实施例的制造集成电路的方法可以基于时序路径中包括的目标单元和相邻单元[0094]图11A和图11B是示出根据本发明构思的一些示例实施例的图9的LLE变化模型D13关于根据相邻于特定标准单元布局的相邻单元的类型的特定标准单元的单元延迟校正因关于根据相邻于特定标准单元布局的相邻单元的纳米片的特定标准单元的单元延迟校正[0098]图12是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程[0102]根据本发明构思的一些实施例的制造集成电路的方法可以通过基于标准单元中包括的纳米片的形状重新执行P&R操作来减小可能基于纳米片的形状发生的工艺变化。因[0103]图13是示出根据本发明构思的一些示例实施例的设计集并且进一步示出了图12的框S250的示例实施例。图13的步骤S250可以包括步骤S251至向上相邻于目标单元布局的第二相邻单元的纳米片的宽度与目标单元的纳米片的宽度进[0106]当所提取的目标单元的纳米片的宽度与相邻于目标单元布局的相邻单元的纳米方向上相邻于目标单元布局的第一相邻单元的纳米片的宽度与目标单元的纳米片的宽度层中的图案，并且可以制造用于形成多个层中的每一层的图案的至少一个掩模(或光掩集成电路可以被封装在半导体封装件中并且可以被用作各种应[0116]图15是根据本发明构思的一些示例实施例的包括用于存储程序的存储器的计算存储器(ROM)1500和存储设备1600。CPU1[0118]CPU1100可以被称为处理单元或处理器，并且可以包括能够执行任何指令集且程序1400_1中包括的多个指令可以使CPU1100执行根据本发明构思的示例实施例的用聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器[0121]存储设备1600可以存储将要由CPU1100处理的数据或经CPU1100处理的数据。即，CPU1100可以通过根据程序1