CN112926022B 用于在存储器阵列内执行分集矩阵运算的方法及设备 （美光科技公司）

US2018373675A1,2018.12.27用于在存储器阵列内执行分集矩阵运算的本申请案涉及用于在存储器阵列内执行分涉及将存储器阵列转换成用于空间分集相关的文中所描述的示范性实施例在包含矩阵组构及矩阵乘法单元MMU的存储器装置内执行MIMO相关可通过MMU将所得信号从模拟电压转换为数字值以得到矩阵向量积。所述MMU可在数字域内另外2存储器单元阵列，其中所述存储器单元阵列中的每一存储存储器感测组件，其中所述存储器感测组件经配置以读取第一基于所述译码矩阵运算操作码将所述存储器单元阵列操作为矩阵乘法其中所述MMU的每一存储器单元根据所述译码矩阵运算操作码及至少一个译码操作数根据矩阵变换操作码及所述至少一个译码操作数配置所述存储器感测组件以将所述响应于将所述至少一个译码操作数读取到所述MMU中，基于所述第二数字值写入矩阵2.根据权利要求1所述的非暂时性计算机可读媒体，其中所述矩阵变换操作码指示所所述矩阵变换操作码包含对应于通信数据的至4.根据权利要求1所述的非暂时性计算机可读媒体，其中所述译码矩阵运算横跨至少5.根据权利要求1所述的非暂时性计算机可读媒体，其中所述译码矩阵运算操作码识对应于所述一或多个存储器单元的所述一或多个模拟值存储在查找表LUT数据结构所述LUT位于所述存储器单元阵列中且包括译码7.根据权利要求1所述的非暂时性计算机可其中所述MMU的所述每一存储器单元根据所述译码矩阵运算操作码及至少一个译码操8.根据权利要求7所述的非暂时性计算机可读媒体，9.根据权利要求1所述的非暂时性计算机可读媒体，其中所述第一数字值通过第一基3其中所述非暂时性计算机可读媒体包括一或多个指令，所将MIMO(多输入多输出)处理矩阵运算操作码及矩阵变换操作数写入所述非暂时性计其中所述MIMO处理矩阵运算操作码使得所述非暂时性计算机可读媒体将至少一个存其中每一存储器单元根据所述矩阵变换操作数和所述矩阵运算操作码修改所述矩阵11.根据权利要求10所述的装置，其中所述非暂时性计算机可读媒体进一步包括一或其中所述矩阵变换操作数包括所述一或多个向量，且所述12.根据权利要求10所述的装置，其中所述非暂时性计算机可读媒体进一步包括一或其中所述矩阵变换操作数包括所述一或多个向量，且所述13.根据权利要求10所述的装置，其中所述非暂时性计算机可读媒体进一步包括一或接收包括从数据符号的矩阵导出的一或多个其中所述矩阵变换操作数包括所述一或多个向量，14.根据权利要求10所述的装置，其中所述MIMO处理矩阵运算操作码使得所述非暂时其中与所述矩阵结构相关联的所述矩阵变换结果及与所述另一矩阵结构相关联的另基于所述空间分集处理矩阵运算操作码，将存储器的存储器单元阵列配置成矩阵结响应于将矩阵变换操作数读取到所述矩阵结4其中每一存储器单元根据所述矩阵变换操作数和所述空间分集处理矩阵运算操作码17.根据权利要求16所述的方法，其中配置所述存储器单元阵列包括连接对应于与所述矩阵结构相关联的行尺寸及列尺寸的多个18.根据权利要求17所述的方法，其进一步包括从所述空间分集处理矩阵运算操作码20.根据权利要求19所述的方法，其进一步包括基于所述空间分集处理矩阵运算操作21.根据权利要求20所述的方法，其中所述空间分集处理矩阵运算包括预译码矩阵索22.根据权利要求16所述的方法，其中配置所述存储器感测组件使矩阵变换结果具有23.根据权利要求16所述的方法，其中所述空间分集处理矩阵运算操作码包括矩阵值5图像处理器(ANIMAGEPROCESSORFORMEDINANARRAYOFMEMORYCELLS)”的共同拥有参与雾网的方法及设备(METHODSANDAPPARATUSFORINCENTIVIZINGPARTICIPATIONIN基于例程的雾联网的方法及设备(METHODSANDAPPARATUSFORROUTINEBASEDFOG征存储器装置的方法及设备(METHODSANDAPPARATUSFORCHARACTERIZINGMEMORY经表征存储器搜索的结果的方法及设备(METHODSANDAPPARATUSFORCHECKINGTHERESULTSOFCHARACTERIZEDMEMORYSEARCHES)”的美国专利申请案第16/276,471号，在2019年2月14日提交且名称为“用于维持经表征存储器装置的方法及设备(METHODSANDAPPARATUSFORMAINTAININGCHARACTERIZEDMEMORYDEVICES)”的美国专利申请案第16/备(METHODSANDAPPARATUSFORPERFORMINGMATRIXTRANSFORMATIONSWITHINAMEMORYARRAY)”的美国专利申请案第16/403,245号，及在2019年11月20日提交且名称为“用于在存储器阵列内执行视频处理矩阵运算的方法及设备(METHODSANDAPPARATUSFORPERFORMINGVIDEOPROCESSINGMATRIXOPERATIONSWITHINAMEMORYARRAY)”的美国专阵列转换成用于矩阵变换的矩阵组构并执行空间分集矩阵计算的处理器-存储器架构及方法，所述空间分集矩阵计算例如用于多输入/多输出(MIMO)及大规模MIMO应用的那些矩阵6于电信令物理上受发射媒体的介电质及距离限制而收缩装置大小的结果。如先前所提及，[0009]空间分集为常用于指代具有多个空间上隔开或单独的元件的系统(例如无线天线支持例如从基站到移动装置的发射的预译码[0011]类似地，MU-MIMO(多用户)MIMO——其中多个用户共享连接带宽，例如在统相比具有大得多的比例，且必须足够快速且有效地执行以便尤其支持与5GNR标准相关[0014]本公开尤其提供用于将存储器阵列转换成用于矩阵变换的矩阵组构并在其中执7[0016]在一个示范性实施例中，至少一个存储器单元阵列中的且非暂时性计算机可读装置经配置以按模拟方式执行矩阵及向量计算，其中矩阵及/或向辑单元分别经配置以接受与两个阵列相关联的值且执操作码及矩阵变换操作数来配置存储器感测组件以将第一存储器单元的模拟值转换成第8[0030]在一个变体中，MMU的每一存储器单元包含电阻性随机存取存储器(且MMU的每一存储器单元根据矩阵变换操作码及矩阵变换操作数成倍增加模拟媒体中的模[0031]在一个变体中，MMU的每一存储器单元进一步累加模拟媒体中的模拟值以及先前[0032]在一个变体中，第一数字值通过第一基数二(2)表征；且第二数字值通过大于二在由所述处理器执行时使得所述处理器进行以下操作：获得查找表(LUT)内的数据恢复矩列。矩阵变换结果包含对应于供通过对应于预译码矩阵的无线通信信道(例如在MIMO系统9的值配置至少一个存储器单元阵列，且矩阵结果包含对应于正传达到接收器的所恢复/估接到单个存储器感测组件。单个存储器感测组件将对应两个阵列的结果的数字值(运用模数转换ADC获得)输入到两个单独的算术逻辑单元(ALU)中且随后在第三ALU中组合两个ALU[0044]在另一实施例中，所述方法包含连续地将多个矩阵变换操作数读取到矩阵结构中/通过所述矩阵结构运行多个矩阵变换操作数，且在所述运行中的至少一些之间重新配[0048]在另一变体中，配置存储器单元阵列包含基于查找表(LUT)数据结构设置矩阵结[0051]在本公开的另一方面中，描述一种经配置以将存储器装置配置成矩阵组构的设包含具有分集处理矩阵逻辑的3GPPLTE或5GNR顺应性UE(用户设备)，所述分集处理矩阵配置以将一或多个计算机程序存储在特征化存储器内或与经表征存储器结合的存储媒体。[0066]图4B为根据本公开的原理执行的涉及复(实及虚)值的矩阵运算的一个实施例的[0069]图5B为根据本公开的方面的经配置以针对图5A的系统执行矩阵运算的存储器装[0073]图6B为根据本公开的方面的经配置以针对图6A的系统执行发射器矩阵预译码操[0074]图6C为根据本公开的方面的经配置以针对图6A的系统执行接收器矩阵运算的存[0077]图7B为根据本公开的方面的经配置以针对图6A的系统执行发射器矩阵预译码操[0079]图8B为说明根据本公开的原理的一组矩阵运算的性能的一个示范性实施例的梯[0080]图8C为说明根据本公开的原理的一组矩阵运算的性能的另一示范性实施例的梯[0081]图9为将存储器阵列转换成矩阵组构并在其中执行矩阵运算的一种示范性方法的[0082]图10为将存储器阵列转换成矩阵组构并在其中执行预译码矩阵运算的一般化方[0083]图10A为根据图10的方法使用矩阵存储器组构执行预译码矩阵运算的一种示范性[0084]图10B为根据图10的方法使用矩阵存储器组构执行预译码矩阵运算的另一示范性J2ME、JavaBean等)、寄存器传送语言(RTL)、极高速集成电路(VHSIC)、硬件描述语言一个变体或版本，包含未经许可频谱中的长期演进(LTE-U)、经许可辅助接入的长期演进Xpoint)、例如HBM/HBM2的堆叠存储器，及磁阻式RAM(MRAM)，例如自旋力矩转移RAM(STT含能够在不存在电源的情况下维持数据的半导体装置(例如，本文中描述为存储器的那些[0102]如本文中所使用，术语“xNB”是指任何3GPP顺应性节点，包含但不限于eNB[0105]本公开的各种实施例涉及将存储器阵列转换成用于矩阵变换的矩阵组构并在其[0106]矩阵变换通常在多个不同应用中使用且可占用处理及/或存储器带宽的不成比例模拟电压的电信号来驱动纵横式连接性。可通过MMU将所得信号从模拟电压转换为数字值[0109]MIMO及大规模MIMO信道译码技术可使用例如预定义矩阵及/或具有已知结构及加[0110]顺便说一句，对组件制造的实际限制限制了个别存储器装置内的每一元件的能要求处理器及/或存储器使数据从操作性易失性存储器穿梭到非易失性存储器，使得数据能够过渡到睡眠/低电力模式中或在不搅乱从易失性存储器到非易失性存储器的数据(且[0114]考虑到本公开的内容，普通技术人员将容易了解前述内容的各种其它组合及/或[0116]现在详细描述本公开的设备及方法的示范性实施例。虽然在先前特定的处理器及/或存储器配置的上下文中描述了这些示范性实施例，但本公开的一般原理及优点可扩[0118]所属领域的普通技术人员参考附图和下文给出的示范性实施例的详细描述将立[0120]图1A说明对于说明矩阵运算有用的一个公共处理器存储器架构100。如图1A中所[0121]为了计算向量矩阵积b0的第一元素，处理器必须针对矩阵M的一行内的每一元素(a00,0)+b0写回b0×2矩阵矩阵积将需要两(2)个向量矩阵计算(即2×4＝总计8)，3×3矩阵矩阵积将需要三[0125]相关技术的普通技术人员将易于理解，图1A中描述的过程的每一迭代由接口106但处理器-存储器系统可仅与接口106可支持电信令(基于在接口106中使用的材料(通常[0126]一种改进矩阵运算的性能的常用方法是在本地处理器高速缓存内执行矩阵运储器154进一步包含PIM162及存储器阵列164；PIM162经由内[0129]虽然处理器-PIM架构150相比于例如处理器-存储器架构100得到性能的显著改理器硅工艺可使用比存储器硅工艺更细的晶体管结构，较细晶体管结构提供更快开关(其改进性能)但遭受更多泄漏(其对于存储器保持是不合需要的)。因此，在同一晶片中制造器阵列164可在独立裸片内实施且接合在一起；裸片到裸片通信通常会提高制造成本及复这类方案将在存储器装置内以最小化处理器-存储器墙的性能瓶颈的方式实现矩阵运算。[0133]图2是根据本公开的各种原理制造的存储器装置200的一个示范性实施方案的逻到地址端子260的地址信号和组地址信号经由地址输入电路202传送到地址解码器204。地[0135]命令端子262供应有命令信号到命令输入电路206。命令端子262可包含一或多个CAS可经断言以指定数据将被读取/写入的列。在一些变体中，R/W命令信号确定数据端子[0136]在读取操作期间，可经由读取/写入放大器222及输入/输出电路224从数据终端读取/写入放大器222供应到给定存储器单元阵列220且写入由行地址及列地址指定的存储单端信号；在其它变体中，外部时钟信号可彼此互补(差分信号)且供应到时钟输入电路节内部时钟信号为内部存储器逻辑提供稳定时钟。内部时钟产生逻辑212的常用实例包含[0140]在内部电源电路230可充分地为通电序列供应内部电压时，通电复位电路(PON)说，本文中更详细地描述这些配置寄存器选择性地将一或多个存储器阵列220配置成一或情况下这些和其它变体对于普通技术人员将矩阵组构电路配置都使用相同存储器单元阵列，其中每一存储器单元由耦合到字线304及[0143]在本公开的一个示范性实施例中，存储器阵列320由电阻式随机存取存储器尺寸可以用于未来迭代。纵横式ReRAM技术的互补式金属氧化物半导体(CMOS)兼容性可使得逻辑(数据处理)及存储器(存储装置)两者能够集成于单芯片内。纵横式ReRAM阵列可以一晶体管/一电阻器(1T1R)配置及/或以具有驱动n个电阻式存储器单元(1TNR)的一个晶体x可响应于电流的不同极性到第一端子(连接到字线304)及第二端子(连接到位线306)的应[0148]在模拟纵横式组构(矩阵组构)321操作中，行端子中的每一个通过模拟输入信号差等)可限制单个矩阵组构可产生的精度及复杂度的量，但多个矩阵运算可数学上组合到[0153]方程1的这一简单FFT蝶形400可分解成表示正系数及负系数的两个不同矩阵(方ALU可将2×2正矩阵及2×2负矩阵的结果相加/相减以产生[0161]矩阵乘法操作410可例如如图4B中所示通过将矩阵M分解成四个分离的矩阵使用2子阵列：i)第一子阵列402被编程有M的实正值，ii)第二子阵列404被编程有M的实负值，量a的模拟值可用于驱动整个2×8存储器组构，且四个分离的矩阵向量乘法运算的模拟结[0166]在方程6到9的模拟结果从四个子阵列获得且使用ADC(图4B中未展示)从模数域转都可具有复值。相对于上文图4B描述的操作410可分别施加到向量a的实系数及向量a的虚系数。向量a的实系数用于驱动存储器阵列412A，且存储器阵列412A的四个结果通过ALU果接着可在另一ALU416中相加到一起以获得储器组构单元412A及第二存储器组构单元412B来并行执[0173]如上文所论述，与算术逻辑单元(ALU)组合的存储器组构阵列可用于计算各种复杂度或大小的矩阵运算，包含支持大规模MIMO操作(其可比对应的传统或非大规模空间分[0174]此外，相关技术的普通技术人员将易于理解通过ALU实现的广泛的变体及/或能[0175]返回参考图3，为了将存储器单元配置成第二配置350的纵横式组构(矩阵组构)用具有经选择以设置比电导的极性、量值及持续时间的电流量将不同程度的阻抗(表示系[0176]在本公开的一个实施例中，矩阵系数值提前存储在查找表(LUT)内且通过相关联阵系数值。相关技术的普通技术人员将易于理解，某些存储器技术还可以实现一写多用如多个发射及多个接收天线来传达与同一无线电信道相关联的数据(且在MU-MIMO的情况时通过数个不同信道流(经由空间多路复用)发送信号的不同部分(例如，一个数据流的连[0186]大规模或极大MIMO系统使用全部都需要协调的极大数目的天线(例如，数百或甚[0187]传统(MIMO及MU-MIMO)及大规模MIMO系统需要使用尺寸处于接收及发射天线的数目的数量级的矩阵的各种矩阵乘法运算。这是因为大规模MIMO系统使用所述大量天线(且无线信道路径。可通过例如发射来自发射器中的每一个的已知训练/导频信号在接收器处易于扩展到其它应用，例如其中多个发射天线元件(N)与用户装置或UE上的单个接收天线一起使用(包含服务多个用户装置的情况)，且多个个别发射器与具有多(M)个接收天线元数据，接收器需要能够使用所接收信号b以导出发射信号a(或由考虑中信号传达的数据)。[0192]图5A说明具有与接收器504通信的发射器502的系统550的一个实施例，所述发射乘法运算(方程14)来计算发射向量a。这种矩阵运算可在接收器处使用例如上文所描述的b[0196]图5B到5D说明矩阵组构及MMU电路500的示范性实施例，所述矩阵组构及MMU电路500可用于对所接收向量b执行方程14的矩阵运算以便获得发射向量a。在下文图5C及5D的注意，如上文所描述，接收器在一些情况下可经配置以使用训练信号来确定信道矩阵H的[0198]如图5B中所展示，通过使用向量b驱动系统500的存储器组构521来执行方程14的[0199]存储器组构521的结果接着作为模拟电压或电流输出到MMU519中，所述MMU519[0200]图5C及5D说明图5B中所展示的存储器装置500的两个特定实施方案500A、500B的[0202]图5D说明系统500B的另一实施例，其中存储器组构521包含两个相同2×8存储器×8存储器阵列521-2由向量b的虚值驱动。在图5D的实施例中，两个并行存储器组构部分[0204]在从存储器阵列521-1及521-2接收到的模拟信号通过ADC510转换成数字值之二存储器阵列521-2的结果的四个数字值输入到第二ALU512-2。两个ALU分别组合其输入列521-2的两个左方子阵列的结果由第二其中N不必等于M。接收器604使用训练信号来估计信道矩阵H。在大规模MIMO(参见例如图6D)中，发射器及接收器天线的数目(N及M)可为数百或数千(包含在多个离散装置606-将发射的数据d(数据符号的矩阵)可使用方程15变换成所发射信号(这可视为一种类型的收信道信息来执行预译码操作606(方程15)以将数据d变换成发射向量a。使用个别发射天[0212]图6B说明可在发射器处使用以如关于图6A所描述执行方程15的预译码矩阵运算射器存储器系统626外部的数据源获得预译的相应存储器阵列的两个行驱动器，且控制逻辑将第一行驱动器中的每一向量d的实值及[0215]行驱动器617(或驱动器)使用DAC608来将向量d的个别数字值转换成模拟输入信[0216]图6C说明可在接收器处使用以如关于图6A所描述执行方程16的接收矩阵运算(数据解码/估计)的存储器矩阵组构系统及MMU电路650的实施例。这一系统650中的控制逻辑635获得接收矩阵V*，且将其值用于程序存储器组构641。控制逻辑635接着使用行驱动器阵组构641传播那些信号。矩阵组构将对应于数据向量d的部分的模拟结果输出到MMU639中，所述MMU639使用其ADC630及ALU632来转换并适当地组合所述信号以便最终获得向管如此，存储器系统650使用个别所接收信号(向量b)的值来确定通过发射器在(处理周期[0217]图6B及6C中描述的存储器装置结构的实施细节可类似于上文关于图5C或5D所描[0218]图6A到6C说明MIMO系统，其中传出信号可使用从已知信道矩阵H导出的预译码矩的预译码矩阵W的码本，所述码本可经预先计算以用于多种不同天线配置且可容易地由电[0219]图6D说明另一系统670，本公开的方法及设备(包含图6A到6C的那些方法及设备)[0222]图7B说明可在发射器处使用以执行方程17的预译码矩阵运算的存储器组构系统[0223]在图7B的实施例中，控制逻辑715获得预译码矩阵W且使用矩阵W的值来编程矩阵数及虚系数分别输入到第一行驱动器717-1及第二行驱动器717-2中。行驱动器利用其DAC708来将其给定值转换成模拟信号，且使用模拟信号来驱动其对应存储器组构阵列721-1、适用于实施大规模MIMO的技术，大规模MIMO可潜在地包含极大数目的接收及/或发射天线[0229]图8A是根据本文中所描述的各种原理的处理器-存储器架构800的一个示范性实施方案的逻辑框图。如图8A中所展示，处理器802耦合到存储器804；存储器包含查找表[0230]在一个实施例中，LUT806存储与不同矩阵运算相关联的多个矩阵值系数、尺寸义及/或基于无线电信道测量而凭经验确定的各种信道矩阵([0231]在一个实施例中，控制逻辑808基于从处理器802接收到的指令控制矩阵组构及寸及/或矩阵值系数在矩阵组构的存储器单元中的每一个内形成/破坏不同导电率的传导操作且将所述结果存储在输出数字向量中的指令可能包含操作码及操作数：PRECODE($[0235]类似逻辑适用于例如用于支持无线信道分集处理或其它这种应用程序的DECODE[0238]图8B说明在图8A中所描述的示范性实施例800的上下文内的一组示范性矩阵运算例来说，存储器阵列的部分转换成一或多个矩阵组构且运用由矩阵Mx,y限定的相关联矩阵[0241]图8C说明在图8A中所描述的示范性实施例800的上下文内的一组替代示范性矩阵点FFT中使用的所有32个系数。因此，经配置用于64点运算的矩阵组构可重复用于32点运[0245]考虑到本公开的内容，前述实例的另外其它排列及/或变体对于相关技术的普通[0247]现参考图9，呈现一种将存储器阵列转换成用于矩阵变换的矩阵组构且在其中执协处理器及共享存储器资源(例如图形引擎或数字信号处理器(DSP))配对。这类处理器的存取存储器(ReRAM)。虽然本文中所描述的各种实施例假设特定存储器技术及特定存储器程门阵列(FPGA)及可编程逻辑装置(PLD)中)在能力及拓扑方面可具有与存储器类似的特配资源以便适应要求及/或约束。在一些情况下，存储器控制器可另外基于当前存储器使案在存储器装置管理为不必要的否则将对处理器造成负荷的情[0259]经常用于计算领域的更复杂的在数学上限定的变换包含傅里叶变换(及其导数，阵系数值可在矩阵组构转换处理期间(或在矩阵组构转换处理的准备中)由存储器控制器未决的美国专利申请案第16/002,644号中描述，可配置多个矩阵组构及MMU处理元件以进一些运算可经解构以使得运算的两个或更多个部分并行地执行，其中随后对结果进行组例来说，相机协处理器(图像信号处理器(ISP))可能够与存储器装置直接通信以例如写入相关技术中的普通技术人员将容易了解前述内容的[0269]如先前所提及，ReRAM的非易失性即使在ReRAM不供电时也自然保留存储器内过渡到休眠模式直到多个指令已经完成为止。另外其它实施方案在存储器断电时可使用[0270]在方法900的步骤904处，可基于指令将存储器阵列(或其部分)转换成矩阵组性能均匀地降低(而不是损耗高使用率区域)所必需的。另外其它变体可静态地及/或动态均衡矩阵组构部分可通过首先将矩阵组构分解成组成矩阵计算且将组成矩阵计算发散到构可运用仅稍微更复杂的运算(例如，经由MMU的逻辑组合的额外步骤)实现更好的耗损均(DFT)及离散余弦变换(DCT)两者都使计及/或波束成形码本通常根据多输入多输出(MIMO)路径的数目经限定。举例来说，2×2MIMO信道具有对应的2×2信道矩阵及对应的2×2波束成形/预译码加权(100×200MIMO信结构上限定的值及/或尺寸可由相关技术的普通号矩阵运算可分成正矩阵运算及负矩阵运算(其稍后由本文中其它地方描述的矩阵乘法单[0282]在一个示范性实施例中，矩阵系数值经提前确定且存储在查找表中以供稍后参应的FFT8结构上确定的值。可识别码本内的对应索引以配置天线波束成形/预译码。举例来说，MIMO码本可针对4×[0284]虽然前述实例在结构上限定的尺寸及/或值的上下文中呈现，但其它实施例可使阵可以行及/或列扩展以产生尺寸较大(但等级等同)的亏损矩阵。这类逻辑可用于实施多[0291]本公开的各种实施例使用矩阵乘法单元(MMU)作为多个组成矩阵组构之间的胶合性的任何处理实体可有助于MMU的任务。举例来说，存储器内嵌处理器(PIM)可卸载MMU操模拟计算由通过矩阵组构元素驱动电信号而产生；例如电压降是矩阵组构的系数的函数。步骤1002处，存储器装置接收来从例如无线基带或天线处理器的一或多个预译码相关指配置以将数据划分成数个较小阵列(向量)，且将所述阵列暂时地存储在内部存储