CN113053824B 半导体装置的形成方法 （台湾积体电路制造股份有限公司）

US2015262912A1,2015.09.17 2021.06.29本公开实施例提供一种半导体装置的形成方法。当图案化位于介电层下方的蚀刻停止层层可以用于保护嵌入介电层中的导电元件不受2基于该光刻胶层的一图案蚀刻该介电层，以在该介电层中形成一开在该介电层中的该开口中形成一导电元件，该导电元件电性耦4.如权利要求1所述的半导体装置的形成方法，其中该第二金属部件包括一晶体管的5.如权利要求1所述的半导体装置的形成方法，其中该导电元件包括至一栅极电极的7.如权利要求6所述的半导体装置的形成方法，其中使用一干式蚀刻工艺蚀刻该第二在一第一介电层上以及在一第一金属部件上形成一掩模，该使用该掩模作为一蚀刻掩模，蚀刻该第一介电层，以在该第一介使用该掩模作为一蚀刻掩模，蚀刻该蚀刻停止层，以在该蚀刻停使用该掩模作为一蚀刻掩模，蚀刻该第二介电层，以在该第二介9.如权利要求8所述的半导体装置的形成方法，其中蚀刻该第一介电层包括一干式蚀12.如权利要求8所述的半导体装置的形成方法，其中该蚀刻停止层包括一金属氧化3在一第一介电层中形成一第一金属部件，该第一金属部件电性形成一导电插塞穿过该第一介电层以及穿过该第二介平坦化该第二导电插塞，使该第二导电插塞的一上表面与14.如权利要求13所述的半导体装置的形成方法，其中使用一干式蚀刻工艺图案化该15.如权利要求13所述的半导体装置的形成方法，其中使用一湿式蚀刻工艺图案化该4[0003]半导体产业通过持续减小最小部件尺寸以持续提高各种电子组件(例如晶体管、5[0010]图1为根据一些实施例，示出示例的鳍式场效晶体管(finfieldeffect67件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。8(纳米片、纳米线、全绕式栅极等)场效晶体管(nanostructurefieldeffect区域50P两者。在搭配每个附图的正文中会描述n型区域50N和p型区域50P的结构上的差异型区域50P物理分离(如分隔符号51所示)，并且可以在n型区域50N与p型区域50P之间设置9度等离子体化学气相沉积(highdensityplasmachemicalvapordeposition,HDP_艺对应于图24的流程图200中的步骤220。绝缘材料被凹蚀，使得在n型区域50N和p型区域例如对绝缘材料的材料具有选择性的蚀刻工外延结构或异质外延结构的一些实施例中，外延成长的材料可以在成长工艺中被原位掺区域)中的材料不同的材料可以是有益处的。在各个实施例中，鳍片52的上部可以由硅锗入的p型及/或n型掺杂。在一些实施例中，外延鳍片的成长材料可以在成长期间被原位掺电层的蚀刻具有高蚀刻选择性的其他材料形成。掩模层可以包括例如单层或多层的氮化施例中，也可以通过可接受的蚀刻技术将掩模的图案转移至虚设介电层以形成虚设栅极。[0118]在形成栅极密封间隔物80之后，可以执行用于轻掺杂的源极/漏极(lightly源极/漏极区可以具有约1015原子/cm3至约1019原子/cm3的杂质浓度。退火可用于修复注入[0121]在鳍片52中形成外延源极/漏极区82。此工艺对应于图24的流程图200中的步骤245及步骤250。在鳍片52中形成外延源极/漏极区82，使得每个虚设栅极72设置在外延源虚设栅极72分开适当的横向距离，因此外延源极/漏极区82不会使随后形成的FinFET的栅[0122]n型区域50N(例如，NMOS区域)中的外延源极/漏极区82可以通过掩模p型区域50P[0123]p型区域50P(例如，PMOS区域)中的外延源极/漏极区82可以通过掩模n型区域50N[0124]外延源极/漏极区82及/或鳍片52可以注入掺杂以形成源极/漏极区，与先前讨论[0125]作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域82的外延工艺，[0126]第一层间电介质(interlayerdielectric,ILD)88沉积在上述的结构上。此工艺硅酸盐玻璃(boron_dopedphosphosilicateglass,BPSG)、未掺杂硅酸盐玻璃(undoped[0127]可以执行例如CMP的平坦化工艺以使第一ILD88的顶表面与虚设栅极或掩模的顶择性地蚀刻虚设栅极而不蚀刻第一ILD88或栅极间隔物86。每个凹口可以露出及/或覆盖口90中，例如在鳍片52的顶面和侧壁上以及栅极密封间隔物80和栅极间隔物86的侧壁上。极介电层92可以包括具有大于大约7.0的介电常数的介电层。栅极介电层92的形成方法可92材料的其余部分因此形成所得FinFETs的替换栅极。栅极94和栅极介电层92可以被合称在底层108之上的中间层110以及在中间层110之上的上层112。根据本公开的一些实施方与栅极间隔物86和栅极掩模96的上表面齐平。导电材料122因此被分离成不同的自对准源使其厚度在约20A至约50A之间，例如约30A。然而，可以替代地使用任何合适的工艺，[0138]蚀刻停止层(etchstoplayer,ESL)134也可以形成在介电层132上方。此工艺对法包括等离子体辅助化学气相沉积(PECVD)或其他方法，例如高密度等离子体CVD[0140]图9至图15示出形成导电插塞以接触自对准源极/漏极接触件124的工艺。此工艺刻工艺中对上层146进行图案化以形成开口氮气(N2层162上以及上层166在中间层164上。可以使用与图9的三层光掩模148相似的工艺和材料电层132以将开口169延伸到介电层132中以及栅极掩模96中。可以使用任何合适的工艺蚀刻介电层132，例如通过使用任何合适的蚀刻剂(例如氟反应气体，例如碳氟基蚀刻剂xFy3等)的干式蚀刻工艺。在一些实施例中，栅极掩模96与介电层132具有相同的材去除牺牲层而留下的开口，且替换栅极结构可以部分地或完全地围绕NSFET装置的通道区中的通道层。可以以与上述实施例相似的方式形成ILDs以及与替换栅极结构和源极/漏极以使用例如上述关于图7所讨论的工艺和材料来形成ESL330。其可以沉积到约20A至约层340的绝缘材料可以由PSG、BSG、BPSG、USG、氟掺杂的硅酸盐玻璃(fluorine_dopedsilicateglass,FSG)、原硅酸四乙酯(tetraethylorthosilicate,TEOS)形成的氧化硅、导电线或作为导电线的上部以及作为导孔的下部。导电元件350电性以及物理耦合至导电[0165]在图25中，在介电材料层340上方形成三层光掩模360。三层光掩模360包括底层氮气(N2的位置以蚀刻ESL330。底层362为介电材料层340提供保护，从而可以避免对介电材料层臭氧(O3)、DI混合过氧化氢(H2O2)(其中DI与H2O2的比例在5：1至30：1之间)、DI混合氨5至