CN113284849B 半导体器件和形成半导体器件的方法 （台湾积体电路制造股份有限公司）

US2018151378A1,201US6270634B1,2001.08.072021.08.20衬底上方的第一鳍和第二鳍并且通常沿着第一方向纵向定向和第一鳍和第二鳍上方的源极/漏极(S/D)部件；形成覆盖S/D部件的层间介电2执行第一蚀刻工艺以使所述抗蚀剂层凹进在所述栅极结构的顶表面的执行第二蚀刻工艺以进一步使所述抗蚀剂层凹进，其中，所述第执行第三蚀刻工艺以去除所述抗蚀剂层，其中，所述第三蚀刻工蚀刻工艺中的每个包括在偏置电压下持续一段时间的等离子体蚀5.根据权利要求4所述的方法，其中所述第二蚀刻工艺的所述偏置电压高于所述第一蚀刻工艺的所述偏置电压或所述第三蚀刻工艺的所6.根据权利要求4所述的方法，其中所述第二蚀刻工艺的持续时间短于所述第一蚀刻提供一种结构，所述结构包括具有第一区域、第二区域以及位于所在从所述第一区域移除所述第一抗蚀剂层后而暴露的区域中，3从所述第二区域及所述第三区域移除所述第一抗在从所述第二区域移除所述第二抗蚀剂层后暴露的区域中从所述第一区域及所述第三区域移除所述第二抗以低于所述第一蚀刻方向的第二蚀刻方向蚀刻所述第一抗蚀剂层或所述第二抗蚀剂14.根据权利要求11所述的方法，其中所述隔离部件的所述突出部分的侧壁基本垂直15.根据权利要求11所述的方法，其中，所述隔离部件的所述突出部分高于相应的源16.根据权利要求11所述的方法，其中所述第一源极/漏极部件和所述第二源极/漏极衬底，所述衬底具有第一区域、第二区域以及位于所述第一区域其中，所述隔离部件的在所述第三区域的所述部分具有面他部分的顶表面形成的第一角度大于所述垂直侧壁与所述隔离部件的所述其他部分的所19.根据权利要求17所述的半导体器件，其中所述隔离部件的在所述第三区域的所述部分高于相应的源极/漏极区域中的所述第一4工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相工艺具有比第二蚀刻工艺更低的蚀刻速率；使鳍凹进；以及在鳍之上形成外延源极/漏极域延伸并且穿过隔离部件的第一鳍、从衬底的第二区域延伸并且穿过隔离部件的第二鳍、5在第二鳍的S/D区域上方，其中隔离部件的跨过p-型区域和n-型区域的部分高于隔离部件[0009]图2示出了根据一些实施例的根据图1A-图1C的方法在制造工艺期间的半导体结图24C和图25示出了根据一些实施例的根据图1A-图1C的方法在制造工艺期间半导体结构[0011]以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示在以下描述中第一部件形成在第二部件上方或第二部件上可以包括第一和第二部件被形这种重复是出于简单和清楚的目的，并且其本身没有规定所讨论的各种实施例和/或结构6型FinFET和p-型FinFET)的区域之间的边界线上方产生突出的隔离部件。突出的隔离部件实施例，可以替换、取消或移动所描述的一些操作。下面结合图2和图3A-图24C描述方法以是在IC或IC的部分的处理过程中制造的中间器件，其可以包括静态随机存取存储器并且在鳍204之间的隔离部件206。每个鳍204包括两个S/D区域和夹在两个S/D区域之间的沟道区域。该器件还包括与鳍204的沟道区域接合的栅极结构212(包括栅极结构212a和栅器件还包括在栅极结构212的侧壁上的栅极间隔件214。器件200的各种部件(或元件)在下7区域220b。PFET区域220a和NFET区域220b的每个都包括由隔离部件206分离的一个或多个艺。部分)，用绝缘材料填充沟槽并且对包括绝缘材料的衬底202执行化学机械平坦化(CMP)工艺来形成隔离部件206。其他类型的隔离部件也可能适用，诸如场氧化和硅的局部氧化电极224可以包括多晶硅(poly-Si)，并且可以通过诸如低压化学气相沉积(LPCVD)和等离盖层的间隔件材料来形成栅极间隔件214。然后，通过各向异性蚀刻工艺来蚀刻间隔件材8[0023]随后，方法100进行到用抗蚀剂(或光刻胶)层覆盖NFET区域220b并暴露PFET区域盖区域220a和区域220b两者并且填充相邻栅极结构212a和栅极结构212b之间的沟槽230。9工艺242b使用与等离子体蚀刻工艺242a不同的蚀刻剂，诸如包含除含硫化合物之外的CF4[0031]参考图1A和图10A-图10C，在操作114处，方法100蚀刻底层234的底部部分并从[0032]与图8A中的曲线虚线240相比，底层234的侧壁246是笔直的并且基本上垂直于隔462F23和/或C2F6234和/或BCl3域220a中的隔离部件206的顶表面保持与鳍204a和鳍204b的顶表面材料在鳍204的顶表面之上升高。PFET区域220a中的外延S/D部件252可以包括外延生长的[0037]参考图1B和图14A-图14C，在操作122处，方法100在器件200上方沉积抗蚀剂层NFET区域220b之上形成开口。可以例如，通过使用浸没式光刻系统来暴露顶部光刻胶层或其他合适的技术。可以在图案化中间层236’之后从PFET区域220a剥离顶部光刻胶层NFET区域220b完全去除底层234’，从而在S/D区域中暴露隔离部件206以及鳍204c和鳍中，操作132中的蚀刻工艺比操作130中的蚀刻工艺更弱，但是比操作128中的蚀刻工艺更置电压和更高的频率，但是等离子体蚀刻工艺242c’的持续时间长于等离子体蚀刻工艺表面(或衬底202的顶表面)之间形成的夹角θ1’在约88度至约95度的范围内，在某些示例形成突出部分256。边界线210可以是PFET区域220a中的衬底202中的n-阱和NFET区域220bF23和/或C2F623(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂中进行刻蚀。使鳍204c和鳍204d以及隔离部件206凹进的方法的许多其他实施例可能是合适的。在所示的实其他部分具有表示为H5的厚度。突出部分256有助于改善PFET区域220a和NFET区域220b之外延S/D部件252c和外延S/D部件252d。外延S/D部件252的半导体材料在鳍204的顶表面之上升高。NFET区域220b中的外延S/D部件252可以包括外延生长的硅(Si)或碳化硅(SiC)。NFET区域220b中的外延S/D部件252可以进一步掺杂有适合于n-型器件的适当掺杂剂。例诸如图22A所示的一些实施例中，相邻的外延S/D部件252c和外延S/D部件252d可以彼此分[0050]参考图1C和图24A-图24C，在操作140处，方法100执行进一步的步骤以形成器件属栅极堆叠件262)代替栅极结构212a和栅极结构212b。高-k金属栅极堆叠件262包括高-k介电层264和导电层266。高-k金属栅极堆叠件262可以进一步包括在高-k介电层264和鳍和/或其他合适的方法形成界面层268。高-k介电层264可以包括一种或多种高-k介电材料锆(ZrO22O3氧化钇(Y2O3用CVD、ALD和/或其他合适的方法来沉积高-k介电层264。导电层266包括一个或多个金属数金属层可以是p-型或n-型功函数层。p-型功函数层包括具有足够大的有效功函数的金[0052]现在参考图25。示出了方法100中的操作140结束时沿A-A线(在Y-Z平面中的相邻分残留在外延S/D部件252的侧壁上。栅极间隔件214的留下的垂直部分可能是由于栅极间116和/或操作134处保护直接在其下方的隔离部件206的部分免受凹进工艺的影响。因此，形成在栅极间隔件214的垂直部分之间的相对较窄的开口才能到达鳍204，这使鳍204在凹进栅极间隔件214的垂直部分的下方时减慢了鳍204的更大的工艺窗口，从而允许方法100跳过该区域中的三蚀刻工艺并且使用常规的一步蚀刻较大的工艺窗口允许交换侧壁轮廓以实现更高的生产产量。在一些替代实施例中，如果三蚀刻工艺以去除抗蚀剂层，其中第三蚀刻工艺的蚀刻速率低于第二蚀刻工艺的蚀刻速去除第一抗蚀剂层和从第二区域去除第二抗蚀剂层的每个包括以第一蚀刻方向蚀刻第一过p-型区域中的隔离部件的第一鳍；在第一鳍的源极/漏极(S/D)区域上方的p-型外延部一鳍的沟道区域和第二鳍的沟道区域接合的栅域延伸并且穿过隔离部件的第一鳍、从衬底的第二区域延伸并且穿过隔离部件的第二鳍、在第二鳍的S/D区域上方，其中隔离部件的跨过p-型区域和n-型区域的部分高于隔离部件