CN113451209B 半导体器件和方法 （台湾积体电路制造股份有限公司）

US2018248030A1,2018.US2018240891A1,2018.US2019393324A1,2019.US2008102613A1,200TW202002173A,2020.01.01极结构的第一部分的第一接触件和到金属栅极2对所述第二氧化硅层和所述第一电介质层执行化学机械抛光，以形成切割其中，对所述硅层执行氧化工艺将所述硅层的全部转换为所形成围绕所述第一半导体鳍的下部部分的隔在所述第一半导体鳍的顶表面和侧壁之上并且沿着所述隔离区域的顶表面形成虚设栅极结构；及所述开口延伸穿过所述隔离区域并且进入所述在衬底之上形成第一半导体鳍和第二半导体鳍，所述第形成围绕所述第一半导体鳍和所述第二半导体鳍的下部部分的隔在所述第一半导体鳍和所述第二半导体鳍的顶表面和侧壁之上并且沿着所述隔离区蚀刻穿过所述有源栅极结构的第一开口，所述第一开口在在经图案化的第一掩模层之上共形地形成第二掩模层3使用所述第一掩模层和所述第二掩模层作为掩模来蚀使用所述第一掩模层作为掩模来蚀刻所述第一开口的第二部分，所在所述第一开口中和所述有源栅极结构之上的所述阻挡层之在所述第一半导体鳍和所述第二半导体鳍上生长外延源极/漏在所述虚设栅极结构、所述外延源极/漏极区域和所述隔离区域之上形成层间电介质执行包括二碘硅烷(SiH2I2)的等离子体增强原子层沉执行包括N-(二乙基氨基甲硅烷基)-N-乙基乙胺(C8H22N2Si)的等离子体增强原子层沉金属栅极结构，所述金属栅极结构在所述半导体鳍和所述隔离区域隔离结构，所述隔离结构被设置在所述金属栅极共形氮化硅层，所述共形氮化硅层沿着所述金属栅极结构的两个不同部分的侧壁延第一氧化硅层，其中，所述第一氧化硅层是通过对在4顶表面从所述金属栅极结构的两个不同部分中的一个部分的侧壁延伸到所述金属栅极结5鳍和所述第二半导体鳍的顶表面和侧壁之上并且沿着所述隔离区域的顶表面形成虚设栅以及在所述第一氧化物层之上形成电介质层以填充所6[0009]图6A至图16C示出了根据一些实施例的在具有切割金属栅极的FinFET的制造中的[0010]图17A至图19C示出了根据一些其他实施例的在具有切割金属栅极的FinFET的制[0011]图20示出了根据一些实施例的在具有切割金属栅极的FinFET的制造中的附加阶[0012]图21A至图22C示出了根据一些其他实施例的在具有切割金属栅极的FinFET的制[0013]下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例本身不指示所讨论的各个实施例和/或配置之间的关或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。极(CMG)的鳍式场效应晶体管(FinFET)的半导体器件以及制造该半导体器件的方法。本文公开的实施例涉及在晶圆内形成多个Fin7下面的层不被氧化，所以可以在硅层上形成氧化硅层，这降低了CMG隔离结构的电介质常体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、8[0022]如本领域普通技术人员将认识到的，上述形成鳍52的工如下所述用来形成多个FinFET晶体管的沟道区域和源极/漏[0023]在衬底50的表面处形成宽度为W1的鳍52。在一些实施例中，宽度W1在约6nm至约[0026]一旦沟槽54已经被电介质材料填充，然后可以从鳍52的顶表面凹陷电介质材学氧化物移除或干法化学清洁)。电介质材料被凹陷，使得鳍52的暴露部分具有第一高度[0027]上述步骤可以仅是用于填充和凹陷电介质材料的整个工[0028]在图2A至图2C中，在每一个鳍52之上形成虚设栅极电介质58和虚设栅极电极6的虚设栅极电介质层厚度可以不同于鳍52的侧壁上的虚设栅极[0029]虚设栅极电介质层可以包括厚度在约3A至约10OA之间(例如约10A)的材9虚设栅极电极层可以通过沉积工艺被沉积至在约sh至约之间的厚度。可以使用干法蚀刻工艺来蚀刻虚设栅极电极层通过使用任何其他合适的移除工艺来移除鳍52中未被虚设栅极和栅极间隔件62保护的部区域56的表面在同一平面上或在STI区域56的表[0034]在鳍52中形成外延源极/漏极区域64，使得每个虚设栅极电极60被横向地设置在设栅极电极60分开适当的横向距离，使得外延源极/漏极区域64不会短路所得FinFET的后生长该区域中的外延源极/漏极区域64。外延源极/漏极区域64可以包括任何可接受的材[0035]在其中鳍52包括硅并且FinFET为p型器件的实施例中，可以利用具有与沟道区域平面使得同一FinFET的相邻外延源极/漏极区(CVD)、原子层沉积(ALD)工艺、等离子体增强化学气相沉积(PECVD)、加热衬底50和ILD66。第一退火工艺可以在约200℃至约1000℃之间(例如，约500℃)的温xx2O3xx2O322O3等之类的用任何合适的材料和任何合适的工艺来形成高k栅[0053]图6A‑图19C和图21A‑图22C表示穿过使用与相应附图相关联的中间步骤形成的中的鳍的方向上与相应中间结构的切割金属栅极(CMG)相关联的ILD0/EPI界[0055]图6A‑图16C示出了根据一些实施例的在具有切割金属栅极的FinFET的制造中的至图16C中的最右边的栅极74可以在衬底50的输入/输出区域中，而图6A至图16C中的三个最左边的栅极堆叠74可以在衬底的存储器区域中，例如静态随机存取存储器(SRAM)区域。[0056]图7A‑图7C示出了在形成穿过图6A‑图6C中示出的中间结构的栅极堆叠74中的一列硬掩模层就可以形成在栅极堆叠74和ILD66的平坦艺都可以用于第一系列硬掩模层中的硬掩模层[0060]图9A-图9C示出了使用第一蚀刻剂将图8A-图8C的光致抗蚀剂层86的图案转移到使用对用于形成硬掩模层82的硬掩模材料具有比用于形成蚀刻停止层80的硬掩模材料更以用于第一蚀刻剂。[0062]图10A-图10C示出了通过再沉积第二硬掩模材料作为毯式掩模层92来缩窄开口88度W90Y[0063]图11A-图11C示出了各向异性蚀刻工艺，执行该各向异性蚀刻工艺以移除毯式掩分形成了具有与图10A-图10C所示的宽度W90X和W90Y相对应以及与图6A-图6C所示的切割线[0064]图12A-图12C示出了切割金属栅极(CMG)蚀刻工艺，执行该CMG蚀刻工艺以移除蚀刻停止层80的区域的暴露部分，并移除栅极堆叠74的一个或多个目标部分(可以称为栅极极/漏极区域的ILD66的一个或多个目标部分分为第一ILD部分66a和第二ILD部分66b，有任何合适的干法蚀刻气体都可以用于CMG蚀刻工一部分形成为第一宽度W94X1，该第一宽度W94X1对应于栅极堆叠74的目标栅极的宽度并且[0066]通过移除沿着穿过硬掩模层82的开口88的垂直侧壁形成的以及通过移除ILD66中位于沿着穿过硬掩模层82的开口88的垂直侧壁形成的毯式掩模层硬掩模层82中的开口W88X的宽度相对应的第二宽度W94栅极堆叠74的第一部分74a和第二部分74B。图12C沿着CMG沟槽94的源极/漏极区域64的区等离子体配方来移除聚合物材料。具有HF/NH3气体的非等离子体配方对金属具有低选择性，并且可以在移除聚合物副产物96期间通过调整压力和温度对其进行调整以对SiN具有[0071]根据一些实施例，在移除CMG聚合物副产物96之后，CMG沟槽94可以被形成至约深度和任何合适的宽度均可以被用于CMG沟槽94的第一深度P1和第二深度P2，并且任何合适的宽度均可以被用于CMG沟槽94的第一宽度W94X1和第二宽度W[0075]图14A-图14C进一步示出了共形地沉积在阻挡层100之上的氧阻碍层(oxygen阻碍层102是硅层102的示例中，硅层102可以在CMG沟槽94的每一侧上沉积至在约[0079]在沉积硅层102之后，执行氧化工艺以将硅层102的至少一部分转换为氧化硅时器件处于队列中以用于下文参考图15A-图1新形成的氧化硅层的组合厚度可以具有约0.4nm至约1.5nCxNy[0083]在实施例中，填充材料通过PEALD用前体N-(二乙基氨基甲硅烷基)-N-乙基乙胺[0087]图16A-图16C示出了填充材料104的平坦化，该平坦化可以使用例如化学机械减小，栅极堆叠74的高度和CMG插塞106的高度就可以减小到在约50nm至约120nm之间(例如，约100nm)的第一总高度H1。然而，任何合适的高度均可以用于栅极堆叠74和CMG插塞[0088]图17A-图19C示出了根据一些其他实施例的具有切割金属栅极的FinFET的制造中时保留了硅层202的一些。该氧化工艺可以类似于上面参考图14A-图14C描述的氧化工艺，[0094]图20示出了在具有切割金属栅极的FinFET的制造中的附加阶段之后的半导体器里和导电材料在开口中形成源极/漏极接触件和栅极接触件78。可以执行退火工艺以在外延源极/漏极区域64与源极/漏极接触件之间的界面处形成硅化物。源极/漏极接触件被实体和电气地耦合到外延源极/漏极区域64，并且栅极接触件78被实体和电气地耦合到栅极[0098]图21A-图22C示出了根据一些其他实施例的在具有切割金属栅极的FinFET的制造中的中间阶段。图21A-图22C中的实施例类似于图1A-图16C和图17A-图19C中所示的实施且在此不再重复形成该处理的中间阶段的描述。在图21A-图21C中，执行切割金属栅极(CMG)蚀刻工艺以移除蚀刻停止层80的区域的暴露部分，并且移除栅极堆叠74的一个或多[0100]如图21A-图22C所示，在图13A-图13C中移除了残留副产物材料96之后，CMG沟槽300在CMG沟槽300的第一部分中被形成为深度P3，并且在CMG沟槽300的第二部分中形成为及移除ILD66中位于栅极堆叠74的目标部分和栅极间隔件62的目标部分下面的部分的材对应于栅极堆叠74的目标栅极的宽度并且对应于ILD66中的栅极间隔件62[0101]通过移除沿着穿过硬掩模层82的开口88的垂直侧壁形成的以及通过移除ILD66中位于沿着穿过硬掩模层82的开口88的垂直侧壁形成的毯式掩模层适的宽度均可以用于CMG沟槽94的第一宽度W300X1和第二宽[0104]图22A-图22C示出了在图21A-图21C中的结构上执行的后续处理。图21A-图21C和22A-图22C之间的后续处理类似于上面在图14A-图14C和图16A-图16C或图17A-图17C和图[0105]图22A-图22C示出了形成在CMG沟槽300中的阻挡层302和形成在阻挡层302上的填叠74的高度和CMG插塞306的高度就可以减小至约50nm至约150nm之间的第一总高度H3。然于实现相同的目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技形成阻挡层；在所述第一开口中和所述有源栅极结构之上的所述阻挡层之上形成氧阻碍所述有源栅极结构中的所述第一开口延伸穿过所述层间层之上形成所述氧阻碍层还包括：执行包括二碘硅烷(SiH2I2)的等离子体增强原子层沉积层之上形成所述氧阻碍层还包括：执行包括N-(二乙基氨基甲硅烷基)-N-乙基乙胺(C8H22N2Si)的等离子体增强原子层的顶表面从所述金属栅极结构的两个不同部分中的一个部分的侧壁延伸到所述金属栅极