数字 IC 设计工程师考试试卷及答案

数字IC设计工程师考试试卷及答案一、填空题（每题1分，共10分）1.Verilog中，组合逻辑always块的敏感列表应包含______2.数字IC中，D触发器属于______逻辑电路3.FPGA的核心可编程单元是______4.ASIC前端设计的最后一步是______5.STA中，建立时间是数据在时钟沿前______保持稳定的时间6.门控时钟的英文缩写是______7.Verilog中，wire类型属于______8.二进制1010的十进制值是______9.时钟树综合（CTS）的主要目的是减小______10.异步复位需避免使用______生成的信号二、单项选择题（每题2分，共20分）1.以下不是Verilog关键字的是？A.moduleB.endmoduleC.wireD.include2.实现“全1出0，否则出1”的逻辑门是？A.与非门B.或非门C.异或门D.同或门3.FPGA中存储数据的单元是？A.CLBB.BRAMC.IOBD.PLL4.保持时间（holdtime）是数据在时钟沿______保持稳定的时间？A.前B.后C.前后各D.都不是5.异步复位的优点是？A.复位速度快B.抗毛刺强C.需时钟同步D.功耗高6.属于前端设计工具的是？A.SynopsysDCB.CadenceVirtuosoC.ICCompilerD.Calibre7.二进制1100的十六进制值是？A.0xCB.0xBC.0xAD.0xD8.多电压域的英文缩写是？A.MVDB.MVVC.MVTD.MPD9.可实现时钟倍频/分频的是？A.PLLB.DLLC.以上都是D.都不是10.Verilog中，reg类型可在______中赋值？A.always块B.initial块C.always/initial块D.assign语句三、多项选择题（每题2分，共20分）1.数字IC前端流程包括？A.RTL设计B.综合C.布局布线D.仿真2.属于时序逻辑电路的是？A.计数器B.寄存器C.加法器D.触发器3.FPGA配置模式包括？A.JTAGB.主动串行C.被动串行D.AS配置4.低功耗设计技术包括？A.门控时钟B.多阈值电压C.电压缩放D.电源门控5.Verilog线网类型包括？A.wireB.regC.triD.integer6.STA需分析的时序路径包括？A.输入→寄存器B.寄存器→寄存器C.寄存器→输出D.输入→输出7.ASIC后端流程包括？A.布局布线B.签核C.版图设计D.综合8.竞争冒险类型包括？A.静态1型B.静态0型C.动态型D.静态型9.时钟树关键指标包括？A.时钟skewB.时钟延迟C.功耗D.面积10.Veriloginitial块的特点是？A.仅执行一次B.用于初始化C.可综合D.仿真有效四、判断题（每题2分，共20分）1.wire和reg都可在assign语句中赋值？（）2.FPGA是可编程器件，ASIC是定制芯片？（）3.setup时间不满足会导致亚稳态？（）4.门控时钟可降低动态功耗？（）5.RTL代码是可综合的Verilog/VHDL？（）6.异步复位必须同步释放？（）7.二进制1001的十进制值是9？（）8.布局布线属于前端流程？（）9.PLL可完全消除时钟skew？（）10.多阈值电压可降低静态功耗？（）五、简答题（每题5分，共20分）1.简述Verilog中wire和reg的区别？2.什么是时钟skew？简述其影响及减小方法？3.异步复位与同步复位的区别是什么？4.什么是门控时钟（CGC）？其工作原理？六、讨论题（每题5分，共10分）1.如何平衡数字IC设计中性能、功耗和面积三个指标？2.亚稳态的产生原因及解决方法？---答案部分一、填空题1.所有输入信号2.时序3.CLB（可配置逻辑块）4.网表生成5.至少6.CGC7.线网型8.109.时钟skew10.组合逻辑二、单项选择题1.D2.A3.B4.B5.A6.A7.A8.A9.C10.C三、多项选择题1.ABD2.ABD3.ABCD4.ABCD5.AC6.ABCD7.ABC8.ABC9.ABCD10.ABD四、判断题1.×2.√3.√4.√5.√6.√7.√8.×9.×10.√五、简答题1.答案：wire是线网型，代表硬件连线，值由assign或端口驱动，无存储；reg是寄存器型，值由always/initial赋值，有存储。wire用于组合逻辑连线，reg用于时序逻辑（时钟沿敏感时对应触发器）或临时变量，reg不可在assign中赋值。2.答案：时钟skew是同一时钟域内寄存器时钟到达时间差。影响：setup路径skew正可能导致setupviolation，hold路径skew正可能导致holdviolation。减小方法：CTS优化时钟路径，用平衡缓冲器，分层设计时钟树，PLL/DLL补偿。3.答案：异步复位独立于时钟，复位快但易受毛刺影响，需同步释放；同步复位与时钟同步，仅时钟沿触发，抗毛刺强但复位慢。异步复位常用同步释放，同步复位需保证复位信号稳定。4.答案：门控时钟是低功耗技术，通过关闭空闲模块时钟降动态功耗。原理：时钟路径插入与门，enable为1时时钟输出，为0时切断，模块无翻转，减少动态功耗。需注意enable同步避免毛刺。六、讨论题1.答案：三大指标需trade-off：性能优先时用HVt单元、并行结构（面积/功耗增加）；功耗优先时用门控时钟、多电压域、LVt单元（泄漏功耗增加）；面积优先时复用模块、小尺寸单元（性能下降）。实际需根据需求（如手机重功耗、服务器重性能），通过综合约束、STA/功耗分析迭代优化，找到平衡点。